KR20010013030A

KR20010013030A - 프레임과 같은 디이시티 슬롯을 거쳐 에이티엠 셀들을송신하는 통신 네트워크

Info

Publication number: KR20010013030A
Application number: KR19997011005A
Authority: KR
Inventors: 기우세페 코폴라; 안토니오 이. 살로움살라자
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-03-26
Filing date: 1999-03-11
Publication date: 2001-02-26
Also published as: WO1999049625A3; US6621819B1; CN1262831A; EP0985300A2; CN1115831C; JP2002512765A; WO1999049625A2

Abstract

다중 액세스 통신 네트워크에서, 주 스테이션(2)은 다수의 2차 스테이션들(4‥‥‥18)에 연결된다. 상기 2차 스테이션들(4‥‥‥18)은 프레임내의 시간슬롯들에 주 스테이션에 패킷들을 송신한다. 이 시간슬롯들은 DECT 표준에 따라 선택된다. 문제는 표준 DECT 패킷들내에 유효한 방법으로 53바이트의 ATM 셀들을 송신할 수 없다는 것이다. 본 발명에 따라, 2차 스테이션들과 주 스테이션사이의 송신 지연의 차를 처리하는 가드(guard)공간이 감소된다. 상술된 지연 차들에 의한 문제들을 방지하기 위해, 2차 스테이션들(4‥‥‥18)은 상기 2차 스테이션들이 송신하는 패킷들의 송신 순시들을 조정하는 보상 수단을 포함한다. 가드 공간을 감소시킴에 의해, 2개의 53바이트 ATM 셀들을 이중 DECT 슬롯에 송신하는 것이 가능해지고, 프레임 같은 DECT 슬롯을 거쳐 ATM 셀들이 유효하게 송신될 수 있다.

Description

프레임과 같은 디이시티 슬롯을 거쳐 에이티엠 셀들을 송신하는 통신 네트워크{Communication network for transmitting ATM cells over a DECT like frame}

그러한 송신 시스템은 ETSI 표준 ETS 300 175-2, 무선 장치 및 시스템(RES);유럽형 디지털 무선 전기통신(DECT) 공통 인터페이스, 파트 2: 물리층, 섹션 4: 물리층 서비스, 페이지. 14-23에 공지된다.

DECT 표준은 480 비트의 길이를 가지는 시간 슬롯들을 사용하여, 다수의 2차 스테이션들이 주 스테이션에 데이터를 송신하는 시간 영역 다중 액세스 통신 시스템을 기술한다. 이 480비트중에서, 32 비트는 동기화를 위해 사용되며, 64비트는 제어 목적들을 위해 사용된다. 또한, 60 가드비트(guard bit)들은 다른 2차 스테이션들과 주 스테이션사이의 송신 지연들의 차에 의해 다른 2차 스테이션들로 부터의 패킷들사이의 충돌들을 방지하는데 사용된다. 따라서 324 비트들은 페이로드를 송신하는데 이용가능하다. 만일 53 바이트(=424비트)의 ATM 셀이 송신된다면, 이용가능한 324 비트는 불충분하다.

페이로드 송신에 유용한 800 비트를 가지는 이중 슬롯을 또한 사용할 수 있다. 그러한 이중 슬롯에 424 비트의 ATM 셀을 송신하면, 376 비트가 사용되지 않은 상태로 남겨진다. 이는 이용가능한 대역폭을 매우 불충분하게 사용한 것이다.

본 발명은 다수의 2차 스테이션(secondary station)들에 연결되는 (primary station)을 포함하는 다중 액세스 통신 네트워크에 관한 것이다. 상기 다수의 2차 스테이션들은 804 심벌 간격들을 포함하며, 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 송신하기 위해 배치되며, 상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며, 상기 시간 슬롯들은 가드 공간을 포함한다.

본 발명은 또한 송신기, 수신기, 송신 방법 및 신호에 관한 것이다.

본 발명은 지금 도면들을 참조하여 설명될 것이다.

도1은 본 발명에 적용될수 있는 LMDS 통신 네트워크를 도시한 도면.

도2는 40 GHZ 대역내의 LMDS 송신용 유용한 주파수들을 도시한 도면.

도3은 본 발명에 따른 송신 시스템에 사용되는 업링크 프레임을 도시한 도면.

도4는 본 발명에 사용되는 2개의 ATM-셀들를 포함하는 패킷을 도시한 도면.

도5는 본 발명에 따른 주 스테이션의 블록도.

도6은 본 발명에 따른 2차 스테이션의 블록도.

본 발명의 목적은 53 바이트의 ATM 셀이 유효한 방법으로 송신될 수 있는 서두에 따른 통신 네트워크를 제공하는 것이다.

상기 목적을 달성하기 위하여, 본 발명은 2개의 53 바이트의 ATM 셀들을 포함하는 연장된 길이의 패킷들을 조합하는 패킷 조합 수단을 포함하며, 2차 스테이션들은 다른 2차 스테이션들과 주 스테이션사이의 지연 차들을 보상하도록 송신 순시들(instants)을 조정하는 지연 보상 수단을 포함하는 것을 특징으로 한다.

본 발명은 만일 가드 공간이 많아야 12비트정도로 감소될 수 있으면, 오버헤드 비트들의 수를 변경하지 않고 이중 슬롯에 2개의 ATM셀들을 송신할 수 있다. 가드 공간의 양을 감소시키기 위해, 지연 보상 수단이 사용되어야 한다.

심벌들이 시간슬롯의 시작에서 주 스테이션에 정확히 도착하는 그러한 방법으로, 이 심벌들이 주국에 송신되는 순시를 선택하는 이런 지연 보상 수단이 배치된다. 만일 2차 스테이션들이 그러한 지연 보상 수단을 사용하면, 가드 시간은 실질적으로 감소될 수 있고, 2개의 ATM 셀들이 이중 슬롯에 송신될 수 있다.

본 발명의 실시예는 연장된 패킷이 32비트의 동기화 필드, 64비트의 제어 필드, 4비트의 CRC 필드를 포함하는 것을 특징으로 한다.

이런 식으로, 페이로드 영역의 길이이외에 DECT P80 필드와 같은 구조를 가지는 패킷이 얻어진다. 이는 주 스테이션 및 2차 스테이션들내에 사용될 수 있는 DECT 장치를 약간 변경하는 이점을 갖는다.

도1에 따른 LMDS(Local Multipoint Distribution System)통신 네트워트에서, 주 스테이션(2)은 다수의 2차 스테이션들(4‥‥‥18)에 의해 둘러 싸인다. 도1에 따른 네트워크는 40 GHz 대역내에서 동작하도록 배치된다. 주 스테이션(2)은 모든 2차 스테이션들(4‥‥‥18)에 의해 수신되도록 전방향성 안테나를 사용한다. 2차 스테이션들(4‥‥‥18)은 통상적으로 주 스테이션(2)으로부터 최대 신호 레벨을 수신하도록 방향성(지향성) 안테나를 사용한다.

대안적으로, 신호들이 서비스되는 영역 외부로 송신되는 것을 방지하도록, 서비스되는 영역의 가장자리상에 주 스테이션을 배치하거나, 지향성 안테나를 사용함이 또한 가능하다. 이 대안은 이웃하는 셀들내에 송신되는 신호를 감소시켜, 주어진 주파수가 전방향성 안테나를 사용하는 시스템에서의 거리 보다 짧은 거리에서 재사용될 수 있게 한다.

도2는 본 발명에 따른 통신 네트워크내에 사용되는 주파수 대역들을 도시한다. LMDS 시스템들에 대해 유럽에서 이용할 수 있는 전체 주파수 대역은 40.5GHz 내지 42.5GHz이다. 2 GHz의 이 주파수 대역은 1 GHz의 대역들로 분리된다. 1GHz 주파수 대역들의 각각은 50 MHz의 대역폭을 가지는 업링크 대역과 950 MHz의 다운 링크 주파수 대역으로 분리된다. 50 MHz의 상기 업링크 대역은 2.2 Mhz의 공간을 가지는 22개의 캐리어들을 포함한다. 이 캐리어들의 각각은 1152 kbit/sec의 비트 송신속도로 GMSK 변조될 수 있다. 이는 DECT 무선 전화 표준에 사용되는 것과 같은 채널 구조이다.

도3은 도1에 따른 각각의 22개의 캐리어들상에 사용되는 업링크 프레임을 도시한 도면이다. 12개의 이중 슬롯들을 포함하는 업링크 프레임은 10ms의 지속기간을 갖는다. 이중 슬롯들의 각각은 960 비트를 운반한다.

도4는 도3에 따른 하나의 이중 슬롯내에 송신될수 있는 업링크 패킷의 구조를 도시한다. 상기 업링크 패킷은 제어 정보를 송신하는데 사용되는 64비트의 A-필드가 뒤따르는 32비트의 동기 필드로 개시한다. 그 후에 64 비트의 A-필드에 페이로드를 운반하는 53 바이트 ATM 셀들이 뒤따르며, 그 후에 4 CRC 비트들의 ATM 셀들이 더해진다. 이 CRC 비트들은 2차 스테이션에 의해 송신된 패킷이 정확히 수신되었는지를 결정하는데 사용된다. 프레임의 최종 12 비트들은 데이터를 송신하는데 사용데 된다. 이들은 송신 지연 차들에 의해 2개의 그 다음 패킷들이 다른 2차 스테이션들에서 겹치게 됨을 방지하는 가드 공간으로 사용된다.

도5에 따른 주 스테이션에서, 안테나는 듀플렉서(83)의 터미널에 연결된다. 듀플렉서(83)의 출력은 복조기(81)의 입력에 연결된다. 복조기(81)의 출력은 측정 장치(79)와 비패킷화장치(depacketizer)(77)에 연결된다.

측정 장치(79)는 시간 스롯에 제어기(75)에 의해 측정 장치(79)에 신호를 알리는 패킷의 도착 시간을 측정하도록 배치된다. 패킷의 측정된 도착 시간은 패킷의 도착 시간의 공칭 값과 비교되며, 그들의 차는 제어기(75)에 전달된다. 이 차는 제어 메시지내에 포함되며, 도착 시간이 측정되는 패킷을 송신하는 2차 스테이션용 패킷내의 차를 포함하는 패킷화 장치(71)에 전달된다.

비패킷화장치(77)는 수신된 패킷들로부터 ATM 셀들을 추출하며, 상기 셀들을 그 출력에 전달한다. 2차 스테이션들의 하나에 송신된 ATM 셀들은 패킷화장치(71)의 입력에 인가된다. 패킷화장치(71)는 2차 스테이션들에 제어 신호들을 송신하는 패킷들을 또한 구성한다. 패킷화장치(71)에 의해 구성된 패킷들은 송신용 캐리어상에 입력 신호를 변조하는 변조기에 전달된다. 변조기(73)의 출력 신호는 안테나에 듀플렉서(83)를 통해 전달된다.

도6에 따른 2차 스테이션에 있어서, 안테나는 듀플렉서(91)의 입력/출력에 연결된다. 듀플렉서(91)의 출력은 복조기(93)의 입력에 연결되며, 상기 복조기(93)는 듀플렉서(91)로부터 수신된 신호를 복조한다. 복조기(93)의 출력은 비패킷화장치(95)의 입력에 연결된다. 비패킷화장치(95)는 입력 신호로부터 ATM 셀들을 추출하고, 출력에 상기 셀들을 전달한다. 비패킷화장치(95)는 입력 신호로부터 2차 스테이션용 제어 메시지들을 또한 추출하며, 제어기(97)의 입력에 상기 메시지들을 전달한다. 제어 정보의 예는 주 스테이션에서 결정된 지연 보상 정보이다.

2차 스테이션에 의해 송신되는 ATM 셀들은 패킷화장치(103)의 입력에 인가된다. 패킷화장치(103)는 도4의 형식에 따른 패킷들내에 ATM 셀들을 포함한다. 패킷화장치(103)로 부터의 패킷들은 제어가능한 지연 소자(101)의 입력에 전달된다. 제어가능한 지연 소자(101)는 주 스테이션으로부터 수신된 지연 보상 정보를 수신하며, 송신된 패킷들의 주 스테이션에서의 도착 시간이 공칭값을 갖도록 지연 값을 설정하는 정보를 사용한다. 제어가능한 지연 소자(101)의 출력 신호는 주 스테이션의 송신용 캐리어상에 제어가능한 지연 소자(101)의 출력 신호를 변조하는 변조기(99)의 입력에 인가된다. 변조기(99)의 출력은 주 스테이션에 상기 변조기의 출력을 송신하도록, 안테나에 변조된 신호를 인가하는 듀플렉서의 출력에 연결된다.

본 발명은 다수의 2차 스테이션들에 연결되는 주 스테이션을 포함하는 다중 액세스 통신 네트워크에 관한 것이다. 상기 다수의 2차 스테이션들은 804 심벌 간격들을 포함하며, 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 송신하기 위해 배치되며, 상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며, 상기 시간 슬롯들은 가드 공간을 포함한다.

Claims

다수의 2차 스테이션들에 연결된 주 스테이션을 포함하는 다중 액세스 통신 네트워크에 있어서,

상기 다수의 2차 스테이션들은 804 심벌 간격들을 포함하며, 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 송신하기 위해 배치되며,

상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며, 상기 시간 슬롯들은 가드 공간을 포함하는데,

상기 2차 스테이션들은 2개의 53 바이트 ATM 셀들을 포함하는 연장된 길이의 패킷들을 조합하는 패킷 조합 수단을 포함하며,

상기 2차 스테이션들은 다른 2차 스테이션들과 상기 주 스테이션사이의 지연 차들을 보상하기 위해 송신 순시들을 조정하는 지연 보상 수단을 포함하는 것을 특징으로 하는, 다중 액세스 통신 네트워크.
제1항에 있어서, 상기 연장된 패킷은 32 비트 동기화 필드, 64 비트 제어 필드, 4 비트 CRC 필드를 포함하는 것을 특징으로 하는, 다중 액세스 통신 네트워크.
다중 액세스 통신용 주 스테이션에 있어서,

상기 주 스테이션은 804 심벌 간격들을 포함하며, 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 수신하는 수신기를 포함하며,

상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며,

상기 시간 슬롯들은 가드 공간을 포함하는데,

상기 수신기에는 2개의 54바이트 ATM 셀들을 포함하는 연장된 길이의 패킷들이 수신하도록 배치되고,,

상기 주 스테이션은 공칭값으로부터 패킷들의 도착시간의 편차를 결정하는 측정 수단을 포함하며,

상기 주 스테이션은 상기 편차로부터 도출된 지연 보상 정보를 송신하는 송신기를 더 포함하는 하는 것을 특징으로 하는, 다중 액세스 통신용 주 스테이션.
제3항에 있어서, 상기 연장된 패킷은 32 비트 동기화 필드, 64 비트 제어 필드, 4비트 CRC 필드를 포함하는 것을 특징으로 하는, 다중 액세스 통신용 주 스테이션.
다중 액세스 통신 네트워크용 2차 스테이션에 있어서,

상기 2차 스테이션은 804 심벌 간격들을 포함하며, 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 송신하기 위해 배치되며,

상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며,

상기 시간 슬롯들은 가드 공간을 포함하는데,

상기 2차 스테이션들은 2개의 53바이트 ATM 셀들을 포함하는 연장된 길이의 패킷들을 조합하는 패킷 조합 수단을 포함하며,

상기 2차 스테이션들은 다른 2차 스테이션들 및 상기 주 스테이션사이의 지연 차들을 보상하기 위해 송신 순시들을 조정하는 지연 보상 수단을 포함하는 것을 특징으로 하는, 다중 액세스 통신 네트워크용 2차 스테이션.
제5항에 있어서, 상기 연장된 패킷은 32비트 동기화 필드, 64비트 제어 필드, 4비트 CRC 필드를 포함하는 것을 특징으로 하는, 다중 액세스 통신 네트워크용 2차 스테이션.
다수의 2차 스테이션들과 주 스테이션사이의 통신 방법에 있어서,

상기 방법은, 804 심벌 간격들을 포함하며 상기 2차 스테이션들에 의해 대응하는 시간 슬롯들에 페이로드 데이터를 운반하는 패킷들을 송신하는 단계를 포함하며, 상기 패킷들은 다수의 오버헤드 심벌들을 더 포함하며, 상기 시간 슬롯들은 가드 공간을 포함하는데,

상기 방법은 2개의 53 바이트 ATM 셀들을 포함하는 연장된 길이의 패킷들을조합하는 단계를 포함하며,

상기 방법은 다른 2차 스테이션들 및 상기 주 스테이션사이의 지연 차들을 보상하기 위해 상기 패킷들의 송신 순시들을 조정하는 단계를 포함하는 것을 특징으로 하는, 방법.
480 심벌들의 시간슬롯들의 프레임을 포함하는 신호에 있어서,

상기 프레임들은 2개의 후속 시간슬롯들에 패킷들을 운반하며,

상기 프레임들은 상기 패킷들 바로 뒤에 가드 공간을 더 포함하는 데,

상기 패킷들은 2개의 53바이트 ATM 셀들을 포함하는 것을 특징으로 하는, 신호.
제8항에 있어서, 상기 패킷들은 32비트 동기화 필드, 64비트 제어 필드, 4비트 CRC 필드를 포함하는 것을 특징으로 하는, 신호
916 비트의 길이를 가진 패킷을 포함하는 신호에 있어서, 상기 패킷은 2개의 53바이트 ATM 셀들, 32 비트 동기화 필드, 64비트 제어 필드, 4비트 CRC 필드를 포함하는 신호.