KR20010003606A - Flip chip stacked package and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 더욱 상세하게는 플립칩이 스택된 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package and a method of manufacturing the semiconductor chip is stacked.
반도체 칩의 제조공정이 끝나면, 개별 칩들은 웨이퍼 위에 형성되고, 이러한 개별 칩들에는 다른 소자와 연결될 수 있는 본딩패드(bonding pad)가 형성되게 된다. 그 다음에, 상기 칩들은 개별 칩의 형태로 잘라진다. 이러한 개별 칩들은 다양화 패키지, 예컨대 칩 크기의 패키지(CSP: Chip Scale Package, 이하 'CSP'), 멀티칩 모듈(MCM: Multi-Chip Module, 이하 'MCM')를 형성하기 위한 기술에 의해 패키지로 된다. 그러나 상기 MCM을 형성하기 위한 기술은 패키지의 기능을 향상시키는 반면 제조단가가 높아지게 된다. 가령, 디램(DRAM: Dynamic Random Access Memory, 이하 'DRAM')에서, 64메가 DRAM 모듈은 128메가 DRAM 모듈에 비하여 단가가 싸다. 만약 128메가 DRAM 모듈을 64메가 DRAM 모듈 두 개로 스택하여 만든다면, 스택하지 않고 제조한 한 개의 128메가 DRAM 모듈과 유사하게 되지만 그 제조단가는 한 개의 128메가 DRAM 모듈의 제조단가보다는 싸질 것이다.After the manufacturing process of the semiconductor chip, individual chips are formed on the wafer, and these individual chips are formed with a bonding pad that can be connected to other devices. The chips are then cut into individual chips. These individual chips are packaged by a technique for forming a diversified package, for example, a chip scale package (CSP) or a multi-chip module (MCM). It becomes However, the technology for forming the MCM improves the functionality of the package while increasing the manufacturing cost. For example, in DRAM (DRAM), a 64 mega DRAM module is cheaper than a 128 mega DRAM module. If a 128-mega DRAM module is stacked with two 64-mega DRAM modules, it will be similar to a 128-mega DRAM module manufactured without stacking, but the manufacturing cost will be cheaper than that of one 128-mega DRAM module.
도 1은 종래 기술에 의한 멀티칩 패키지(multi-chip package)의 단면을 나타내는 개략도이다.1 is a schematic diagram showing a cross section of a multi-chip package according to the prior art.
도 1을 참조하면, 캐리어(carrier)의 역할을 하는 리드프레임(lead frame)이 패키지에 사용된다. 각각의 칩(12)의 표면에는 와이어 본딩(wire bonding)을 위한 본딩 패드(도시되지 않음)들이 형성되고 상기 칩(14)도 동일한 형상으로 구성되어 있다. 상기 칩들(12, 14)은 다이(die) 접착물질로 서로 부착되어 있다. 다른 칩과 부착되는 각 칩(12, 14)의 접착면은 본딩패드가 없는 표면이다. 그 후, 상기 칩(12)은 테이프(19)에 의해 리드(10)에 부착된다. 상기 칩(12, 14)들의 본딩 패드는 와이어(wire, 16)에 의해 리드(10)와 연결된다. 일반적으로, 칩(12, 14)의 본딩패드는 서로 얽히는 것을 방지하기 위해 일열(one row)로 각각 정렬되어 있다. 이어서, 상기 칩(12, 14), 와이어(16) 및 각 리드(10)의 일부는 패키지 포장재(10)로 봉합(sealing)된다.Referring to FIG. 1, a lead frame serving as a carrier is used for a package. Bonding pads (not shown) for wire bonding are formed on the surface of each chip 12, and the chip 14 is configured in the same shape. The chips 12 and 14 are attached to each other with a die adhesive material. The adhesive side of each chip 12, 14 attached to another chip is a surface without a bonding pad. The chip 12 is then attached to the lid 10 by tape 19. The bonding pads of the chips 12 and 14 are connected to the leads 10 by wires 16. In general, the bonding pads of the chips 12 and 14 are each arranged in one row to prevent entanglement with each other. The chips 12, 14, wire 16 and portions of each lead 10 are then sealed with a package wrapper 10.
도 2는 종래 기술에 있어서 다른 멀티칩 패키지의 단면을 나타내는 개략도이다.2 is a schematic diagram showing a cross section of another multichip package in the prior art.
도 2를 참조하면, 가운데에 홀(21)을 갖는 인쇄회로기판(25)과 리드프레임이 패키지에서 캐리어의 역할을 한다. 칩(24)이 상기 인쇄회로기판(25)의 일면에 수지(resin, 27)을 통해 부착된다. 그 후, 상기 칩(24)의 본딩패드(도시되지 않음)는 상기 홀(21)을 지나가는 와이어(23)에 의해 인쇄회로기판(25)과 연결된다. 이어서, 다른 칩(22)이 테이프(29)에 의해 인쇄회로기판(25)과 연결된다. 그러므로, 상기 다른 칩(22)은 상기 칩(24)의 반대편에 구성된다. 상기 다른 칩(22)의 본딩패드(도시되지 않음)가 와이어(26)에 의해 리드(20)들과 연결된다. 그 후, 상기 칩들(22, 24), 와이어(26) 및 각 리드(20)의 일부가 패키지 포장재(28)에 의해 봉합된다.Referring to FIG. 2, a printed circuit board 25 having a hole 21 in the center and a lead frame serve as carriers in a package. The chip 24 is attached to one surface of the printed circuit board 25 through a resin 27. Thereafter, a bonding pad (not shown) of the chip 24 is connected to the printed circuit board 25 by a wire 23 passing through the hole 21. Subsequently, another chip 22 is connected to the printed circuit board 25 by the tape 29. Therefore, the other chip 22 is configured on the opposite side of the chip 24. Bonding pads (not shown) of the other chip 22 are connected to the leads 20 by wires 26. Thereafter, the chips 22, 24, the wires 26, and a portion of each lead 20 are sealed by a package wrapper 28.
일반적으로 DRAM에 사용되는 TSOP(Thin Small Outline Package)와 같은 사양에서는 패키지 두께가 얇아진다. 그러나 패키지의 두께에 가장 큰 영향을 미치는 것은 칩과 패키지 캐리어의 두께이다. 패키지 포장재의 두께는 패키지 두께의 단지 작은 부분에 불과하다. 일반적인 멀티칩 패키지에 있어서, 칩은 와이어 본딩에 의하여 캐리어와 연결된다. 이때, 와이어들은 쉽게 패키지 외부로 노출되게 되는데 그것은 패키지 포장재의 두께가 얇기 때문이다. 이러한 문제는 패키지의 수율 및 신뢰성을 저하시켜 떨어뜨리게 된다.In general, specifications such as thin small outline packages (TSOPs) used in DRAMs become thinner. However, the biggest influence on the thickness of the package is the thickness of the chip and the package carrier. The thickness of the package packaging is only a small part of the package thickness. In a typical multichip package, the chip is connected to the carrier by wire bonding. At this time, the wires are easily exposed to the outside of the package because the package packaging material is thin. This problem lowers the yield and reliability of the package.
더욱이, 칩(chip)들은 가는 와이어에 의해 캐리어와 연결되게 되는데, 이러한 가는 와이어(fine wire)는 고저항 및 보다 긴 전송경로(long transmission path)를 만드는 문제를 일으킨다. 상술한 문제로 인하여 신호의 지연(delay) 또는 감쇄(decay)를 야기함으로써 패키지의 전체적인 성능이 떨어지게 된다.Moreover, the chips are connected to the carrier by thin wires, which cause problems with high resistance and longer transmission paths. Due to the above problem, the overall performance of the package is degraded by causing a delay or a decay of the signal.
본 발명이 이루고자 하는 기술적 과제는 신호가 전송되는 경로를 줄여서 신호 지연 및 신호 감쇄를 억제할 수 있고, 패키지의 수율 및 신뢰성을 개선할 수 있는 플립칩이 스택된 패키지를 제공하는데 있다.An object of the present invention is to provide a package in which a flip chip is stacked, which can suppress signal delay and signal attenuation by reducing a signal transmission path and improve package yield and reliability.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 플립칩이 스택된 패키지의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a package in which the flip chip is stacked.
도 1은 종래 기술에 의한 멀티칩 패키지(multi-chip package)의 단면을 나타내는 개략도이다.1 is a schematic diagram showing a cross section of a multi-chip package according to the prior art.
도 2는 종래 기술에 있어서 다른 멀티칩 패키지(multi-chip package)의 단면을 나타내는 개략도이다.2 is a schematic diagram showing a cross section of another multi-chip package in the prior art.
도 3은 본 발명의 바람직한 실시예에 의한 칩의 평면을 나타내는 개략도이다.3 is a schematic view showing a plane of a chip according to a preferred embodiment of the present invention.
도 4는 본 발명의 바람직한 실시에에 의한 플립칩이 스택된 패키지의 단면을 나타내는 개략도이다.4 is a schematic view showing a cross section of a package in which flip chips are stacked according to a preferred embodiment of the present invention.
상기 기술적 과제를 달성하기 위하여 본 발명은, 제1 표면과 제2 표면을 갖는 인쇄회로기판과, 상기 제1 돌기부를 포함하며 상기 인쇄회로기판의 제1 표면에 상기 제1 돌기부를 통해 부착되어 연결되는 제1 칩과, 상기 인쇄회로기판에 연결되는 제2 돌기부를 포함하며 상기 인쇄회로기판의 제2 표면에 상기 제2 돌기부를 통해 부착되어 연결되는 제2 칩과, 상기 각각의 칩과 상기 인쇄회로기판 사이의 공간을 채우는 하부충전 물질과, 상기 각각 인너리드부를 포함하며 상기 인너리드부를 통하여 상기 인쇄회로기판에 연결되는 복수의 리드들과, 상기 제1 칩, 제2 칩, 인쇄회로기판, 하부충전 물질 및 각 리드의 인너리드부의 일부를 봉합하는 패키지 포장재를 구비하는 것을 특징으로 하는 플립칩이 스택된 패키지를 제공한다.In order to achieve the above technical problem, the present invention includes a printed circuit board having a first surface and a second surface, and the first protrusion and attached to the first surface of the printed circuit board through the first protrusion. A second chip connected to the printed circuit board, the second chip being attached to and connected to the second surface of the printed circuit board through the second protrusion, and each of the chips and the printed circuit board. A lower filling material filling a space between the circuit boards, a plurality of leads each including the inner lead part and connected to the printed circuit board through the inner lead part, the first chip, the second chip, the printed circuit board, Provided is a flip chip stacked package comprising a package packaging material for sealing a lower filling material and a portion of an inner lead portion of each lead.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은, 제1 표면 및 제2 표면이 있는 인쇄회로기판과, 제1 돌기부를 갖는 제1 칩 및 제2 돌기부를 갖는 제2 칩을 준비하는 단계와, 상기 제1 돌기부를 통하여 상기 제1 칩과 상기 인쇄회로기판이 연결되도록 상기 제1 칩을 상기 제1 표면에 부착하는 단계와, 상기 제1 칩과 상기 제1 표면사이의 공간을 하부충전 물질로 채우는 단계와, 상기 제2 돌기부를 통하여 상기 제2 칩과 상기 인쇄회로기판이 연결되도록 상기 제2 칩을 상기 제2 표면에 부착하는 단계와, 상기 제2 칩과 상기 제2 표면사이의 공간을 하부충전 물질로 채우는 단계와, 상기 인쇄회로기판을 각 리드의 인너리드부를 통하여 각각의 리드와 연결시키는 단계와, 상기 인쇄회로기판, 상기 제1 칩, 상기 제2 칩, 상기 하부충전 물질 및 상기 각각의 리드의 인너리드부를 패키지 포장재로 봉합하는 단계를 구비하는 것을 특징으로 하는 플립칩이 스택된 패키지의 제조방법을 제공한다.According to an aspect of the present invention, there is provided a printed circuit board having a first surface and a second surface, a second chip having a first chip having a first protrusion and a second protrusion, Attaching the first chip to the first surface to connect the first chip and the printed circuit board through a first protrusion, and filling a space between the first chip and the first surface with a lower filling material. And attaching the second chip to the second surface such that the second chip and the printed circuit board are connected through the second protrusion, and a space between the second chip and the second surface is lowered. Filling with a filling material, connecting the printed circuit board with each lead through an inner lead portion of each lead, the printed circuit board, the first chip, the second chip, the lower filling material, and each of the leads Of lead Provided is a method for manufacturing a flip chip stacked package comprising the step of sealing the inner lead portion with a package packaging material.
본 발명에 따르면, 칩들이 내부에 있는 돌기부(bumps)들을 통하여 인쇄회로기판과 직접 연결되기 때문에 신호의 전송경로가 줄어든다. 따라서 신호지연 및 신호감쇄를 억제할 수 있다. 또한, 칩들이 각각 칩에 있는 돌기부를 통하여 인쇄회로기판과 연결되기 때문에 와이어가 외부로 노출되는 문제가 억제된다. 따라서 패키지의 수율 및 신뢰성이 모두 개선된다.According to the present invention, since the chips are directly connected to the printed circuit board through the bumps therein, the signal transmission path is reduced. Therefore, signal delay and signal attenuation can be suppressed. In addition, since the chips are connected to the printed circuit board through the protrusions on the chips, the problem of exposing the wire to the outside is suppressed. Thus, both yield and reliability of the package are improved.
상기 본 발명에 대한 개괄적인 설명과 아래에 기재된 설명은 예시적인 것이며, 이는 특허 청구된 발명에 대한 부가된 설명을 제공하기 위한 것으로 이해되어야 한다.It is to be understood that the foregoing general description of the invention and the description set forth below are exemplary and are intended to provide further explanation of the claimed invention.
이하, 본 명세서와 서로 결합하여 발명의 이해를 돕기 위해 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate understanding of the present invention by combining with the present specification.
도 3은 본 발명의 바람직한 실시예에 의한 칩의 평면을 나타내는 개략도이고, 도 4는 본 발명의 바람직한 실시예에 의한 플립칩이 스택된 패키지의 단면을 나타내는 개략도이다.3 is a schematic view showing a plane of a chip according to a preferred embodiment of the present invention, Figure 4 is a schematic diagram showing a cross section of a package in which flip chips are stacked according to a preferred embodiment of the present invention.
도 3 및 도 4를 참조하면, 종래의 기술에서는 일반적으로 본딩패드가 와이어 본딩을 위하여 칩 위에 구성되어 있었다. 그러나 본 발명에서는 돌기부(36)가 칩(32)에 있는 본딩패드(도시되지 않음) 위에 형성되어 있다. 이러한 돌기부(36)는 주석(tin), 납과 주석의 합금(Lead/Tin alloy) 금(gold) 및 전도성 에폭시를 포함할 수 있다. 일반적으로 본딩패드는 칩위에 형성되고, 칩의 중앙에 형성되는데, 대부분 한 개의 열 혹은 두 개의 열로 배열된다. 본 발명에서 돌기부(36)의 위치는 제한되지 않는다. 나아가, 돌기부(36)는 어레이 형태로 배열될 수도 있다. 결과적으로 본 발명은 핀수가 많은 칩(high pin counts chip)에 적합하다.3 and 4, in the related art, a bonding pad is generally configured on a chip for wire bonding. However, in the present invention, the projection 36 is formed on a bonding pad (not shown) in the chip 32. The protrusion 36 may include tin, lead / tin alloy gold, and a conductive epoxy. In general, the bonding pads are formed on the chip and are formed in the center of the chip, and are mostly arranged in one row or two rows. In the present invention, the position of the protrusion 36 is not limited. Further, the protrusions 36 may be arranged in an array form. As a result, the present invention is suitable for high pin counts chips.
도 4를 참조하면, 반도체 소자의 제조 단계 후에, 웨이퍼는 다수개의 칩으로 이루어진다. 그리고 돌기부가 칩 위에 곧바로 형성되어 있다. 웨이퍼는 그 두께를 줄이기 위해 연마된다. 웨이퍼는 다이아몬드 재질의 블레이드(blade)로 톱질(saw)을 하여 도면에 있는 바와 같이 돌기부(36, 33)를 포함하는 칩(32, 34)의 형태로 개별화된다. 칩(34)은 인쇄회로기판(35)의 표면(42)에 놓여지고 돌기부(33)는 상기 인쇄회로기판 표면의 콘택(43)에 정렬된다. 그 후, 열처리가 수행되어 칩(34)이 인쇄회로기판(35)에 부착되고 돌기부(33)를 통하여 인쇄회로기판(35)의 패턴과 전기적으로 연결된다. 인쇄회로기판(35)의 열팽창 계수는 칩(34)과는 다르기 때문에 상기 열처리 공정에서 열에 의한 스트레스가 발생하고, 상기 돌기부(33)에는 이러한 열에 의한 스트레스에 의해 균열(crack)이 생길 수 있다.Referring to FIG. 4, after the semiconductor device manufacturing step, the wafer is composed of a plurality of chips. And the projection is formed directly on the chip. The wafer is polished to reduce its thickness. The wafer is sawed with a blade made of diamond to be individualized in the form of chips 32 and 34 including protrusions 36 and 33 as shown in the figure. The chip 34 is placed on the surface 42 of the printed circuit board 35 and the protrusion 33 is aligned with the contact 43 on the surface of the printed circuit board. Thereafter, heat treatment is performed to attach the chip 34 to the printed circuit board 35 and to be electrically connected to the pattern of the printed circuit board 35 through the protrusion 33. Since the thermal expansion coefficient of the printed circuit board 35 is different from that of the chip 34, stress due to heat is generated in the heat treatment process, and the protrusion 33 may have cracks due to such heat stress.
이렇게 돌기부(33)에 균열이 생기는 것을 방지하기 위해서, 상기 칩(34)과 상기 인쇄회로기판(35) 사이의 공간은 열에 의한 스트레스를 억제하기 위한 하부충전 물질(40)로 채워진다. 상기 하부 충전 물질(40)은 에폭시, 시아네이트 에스테르(cyanate ester) 및 다른 종류의 절연성 수지를 포함할 수 있다. 더욱이, 이러한 하부충전 물질은 경화제(harder), 충전재(filler), 접착촉진제(adhesion promoter) 및 충격완화제(stress relief)를 함유할 수 있다.In order to prevent cracks in the protrusions 33, the space between the chip 34 and the printed circuit board 35 is filled with a lower filling material 40 for suppressing stress caused by heat. The bottom fill material 40 may include epoxy, cyanate esters, and other types of insulating resins. Moreover, such bottom filling materials may contain hardeners, fillers, adhesion promoters and stress reliefs.
상기 칩(34)과 상기 인쇄회로기판(35) 사이의 공간을 하부충전 물질(40)로 채운 후에, 상술한 같은 방법을 사용하여 다른 칩(32)이 인쇄회로기판(35)의 타 표면(41)에 부착된다. 따라서, 상기 칩(32)은 도면의 표면(41)에, 칩(34)은 도면의 표면(42)에 각각 부착된다.After the space between the chip 34 and the printed circuit board 35 is filled with the lower filling material 40, another chip 32 is formed on the other surface of the printed circuit board 35 using the same method as described above. 41). Thus, the chip 32 is attached to the surface 41 of the drawing, and the chip 34 is attached to the surface 42 of the drawing, respectively.
그리고, 상기 하부충전 물질(40)은 이방성의 전도성 페이스트(ACP: Anisotropic Conductive Paste)와 같은 전도성 페이스트(paste) 혹은 이방성의 전도성 박막(ACF: Anisotropic Conductive Film)과 같은 전도성 박막을 포함할 수 있다. 이러한 유형의 하부충전 물질을 사용하는 방법은 다음의 단계를 포함한다. 하부 충전물질(40)이 상기 표면(41, 42)에 발라진다. 그리고 칩(32, 34)이 각각 상기 표면(41, 42)에 놓여지고, 돌기부(36, 33)가 각각 콘택(43, 43')에 정렬된다. 그 상태로 칩(32, 34)이 눌러진다. 이렇게 함으로써, 상기 돌기부(36, 33)는 콘택(43, 43')에 각각 전기적으로 연결된다. 따라서, 이러한 하부충전 물질을 사용함으로써 원하지 않는 전기적 연결을 피할 수 있다.The lower filling material 40 may include a conductive paste such as an anisotropic conductive paste (ACP) or a conductive thin film such as an anisotropic conductive film (ACF). The method of using this type of underfill material includes the following steps. Lower filler material 40 is applied to the surfaces 41 and 42. Chips 32 and 34 are then placed on the surfaces 41 and 42, respectively, and projections 36 and 33 are aligned with contacts 43 and 43 ', respectively. In this state, the chips 32 and 34 are pressed. In this way, the protrusions 36 and 33 are electrically connected to the contacts 43 and 43 ', respectively. Thus, by using such underfill materials, unwanted electrical connections can be avoided.
리드(30)는 예컨대 표면실장기술(SMT: Surface Mounting Technology)을 이용하여 상기 리드(30)의 인너리드 부분을 통해 상기 인쇄회로기판(35)에 있는 콘택(44)과 연결된다. 그 후, 칩(32, 34)과, 인쇄회로기판(35)과, 각 리드(30)의 인너리드 부분(31)과, 하부충전 물질(40)은 패키지 포장재(38)로 봉합된다. 후속 공정들은 본 발명과 직접적으로 연관되지 않고, 본 발명이 속한 기술분야에서 당업자에게는 잘 알려진 기술이다. 그러므로 그 상세한 설명은 여기서 생략한다.The lead 30 is connected to the contact 44 on the printed circuit board 35 through an inner lead portion of the lead 30 using, for example, surface mounting technology (SMT). Thereafter, the chips 32 and 34, the printed circuit board 35, the inner lead portion 31 of each lead 30, and the lower filling material 40 are sealed with a package packaging material 38. Subsequent processes are not directly related to the present invention and are well known to those skilled in the art. Therefore, detailed description thereof is omitted here.
상기 칩들(32, 34)은 인쇄회로기판(35)과 돌기부(36, 33)를 통하여 각각 전기적으로 연결되기 때문에 와이어가 패키지 외부로 노출되는 문제를 억제할 수 있다. 그러므로 패키지의 수율 및 신뢰성 모두를 개선할 수 있다. 상기 돌기부(33, 36)는 하부충전 물질(40) 내에 봉합되어, 패키지 봉합재(38)가 각 칩(32, 34)의 돌기부없는 노출된 표면을 둘러싸 상기 칩(32, 34)을 봉합할 수 있다. 결과적으로 패키지의 크기는 줄어들고 더 나아가 패키지의 열 분산 효율도 개선된다.Since the chips 32 and 34 are electrically connected to each other through the printed circuit board 35 and the protrusions 36 and 33, the wires may be exposed to the outside of the package. Therefore, both the yield and the reliability of the package can be improved. The protrusions 33 and 36 are sealed in the lower filling material 40 so that the package encapsulant 38 can seal the chips 32 and 34 by enclosing the unexposed exposed surfaces of each chip 32 and 34. Can be. As a result, the size of the package is reduced and furthermore, the package's heat dissipation efficiency is improved.
본 발명은 본 발명이 말하는 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다. 본 발명은 특허청구범위에 기술된 범위 및 그의 균등의 범위내에 있는 변형예 및 다른 변용까지의 범위를 포함한다.It is apparent that the present invention can be modified in many ways by those skilled in the art within the technical spirit of the present invention. The present invention includes the modifications and other modifications which fall within the ranges described in the claims and their equivalents.
따라서, 상술한 본 발명에 따르면, 칩들이 칩에 있는 돌기부(bumps)를 통하여 인쇄회로기판에 직접 전기적으로 연결되기 때문에 신호의 전송경로가 줄어든다. 따라서, 신호 지연뿐만 아니라 신호감쇄 문제도 억제할 수 있다. 또한, 칩들이 내부에 있는 돌기부를 통하여 각각 인쇄회로기판과 연결되기 때문에 와이어가 외부로 노출되는 문제를 억제할 수 있다. 따라서, 패키지의 수율 및 신뢰성 모두를 향상할 수 있다.Therefore, according to the present invention described above, since the chips are electrically connected directly to the printed circuit board through bumps on the chip, the signal transmission path is reduced. Therefore, not only signal delay but also signal attenuation problems can be suppressed. In addition, since the chips are connected to the printed circuit board through the protrusions therein, the wire is exposed to the outside. Thus, both the yield and the reliability of the package can be improved.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023967A KR100328181B1 (en) | 1999-06-24 | 1999-06-24 | Flip chip stacked package and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990023967A KR100328181B1 (en) | 1999-06-24 | 1999-06-24 | Flip chip stacked package and method for fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003606A true KR20010003606A (en) | 2001-01-15 |
| KR100328181B1 KR100328181B1 (en) | 2002-03-16 |
Family
ID=37514240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990023967A KR100328181B1 (en) | 1999-06-24 | 1999-06-24 | Flip chip stacked package and method for fabricating the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100328181B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733208B1 (en) | 2004-10-11 | 2007-06-27 | 삼성전기주식회사 | Semiconductor package using filp-chip mounting technology |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730051A (en) * | 1993-07-09 | 1995-01-31 | Fujitsu Ltd | Semiconductor device |
-
1999
- 1999-06-24 KR KR1019990023967A patent/KR100328181B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328181B1 (en) | 2002-03-16 |
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