KR20010002483A - 전압 보호 기능을 갖고 스위칭 속도를 향상시키는 출력 드라이버 회로 - Google Patents

전압 보호 기능을 갖고 스위칭 속도를 향상시키는 출력 드라이버 회로 Download PDF

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Abstract

전압 보호 기능을 갖고 스위칭 속도를 향상시키는 출력 드라이버 회로가 개시된다. 반도체 장치의 내부 회로로부터 발생되는 소정의 제1 및 제2 입력 신호에 의하여 구동되는 출력 드라이버 회로는 제1 입력 신호에 응답하여 전원 전압쪽의 전압 레벨을 제1 보조 출력 노드로 전달하는 풀업 트랜지스터와, 제2 입력 신호에 응답하여 접지 전압쪽의 전압 레벨을 제2 보조 출력 노드로 전달하는 풀다운 트랜지스터와, 제1 또는 제2 보조 출력 노드의 전압 레벨을 출력단으로 구동하는 전압 보호용 트랜지스터를 구비하며, 풀업 및 풀다운 트랜지스터는 저 내압성 소자이며, 전압 보호용 트랜지스터는 고 내압성 소자이다.

Description

전압 보호 기능을 갖고 스위칭 속도를 향상시키는 출력 드라이버 회로 {Output driver circuit having voltage protection and increasing switching speed}
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 전압 보호 기능을 갖는 출력 드라이버 회로에 관한 것이다.
반도체 집적 회로가 고집적화됨에 따라 트랜지스터의 크기가 작아지게 되었다. 작은 트랜지스터들은 낮은 전원 전압에서 동작하기에 적합하여 반도체 집적 회로의 저전력화에 꾀한다. 낮은 전원 전압 예컨대, 3.3V 이하로 동작되는 작은 트랜지스터들은 기존의 5V 동작 전원으로 동작되는 트랜지스터들에 비하여 디자인룰이 작은 공정으로 제조됨으로 인하여 그 소자 특성들이 변할수 있다. 변화되는 소자 특성들은 모스 트랜지스터인 경우 전원 전압의 레벨, 게이트 산화막에 인가되는 전압으로 허용할 수 있는 최대 전압값(이하 "한계 허용 전압"이라 칭함) 및 소스/드레인 단자의 P-N 접합에서 허용할 수 있는 최대 전압값 등으로 대표된다. 변화되는 소자 특성들을 살펴보면, 전원 전압의 레벨은 기존의 통상적인 5V 전압 레벨에서 3.3V 이하의 전압 레벨로 낮아진다. 그리고 게이트의 한계 허용 전압 및 P-N 접합의 한계 허용 전압도 2.5V 정도로 낮아지게 된다.
이러한 작은 트랜지스터들이 기존의 5V 전원 전압으로부터 제공되는 트랜지스터-트랜지스터 로직(TTL)에 직접 연결됨으로써 게이트 산화막의 한계 허용 전압 이상 즉, 3.3V 이상의 전압이 게이트-소스, 게이트-드레인 및 게이트-벌크에 인가되는 문제점을 지니게 된다. 이러한 과전압은 게이트 산화막을 브레이크 다운시키고 트랜지스터를 파괴시킨다.
통상적으로, 전원 전압 5V로 동작하는 출력 드라이버 회로의 출력은 전원 전압 5V 내지 접지 전압 0V의 전압레벨을 갖고, 3.3V 전원 전압으로 구동되는 출력 드라이버 회로는 3.3V 내지 0V의 전압레벨을 갖는다. 그러므로 서로 다른 전원 전압으로 구동되는 회로들 사이에, 이들에 접속 가능한 전압레벨로 동작 가능한 회로가 필요하다. 다시 말하면, 0V 내지 3.3V 전압레벨을 입력하여 0V 내지 5V의 전압레벨로 출력으로 전압 레벨을 변환시키는 출력 드라이버 회로가 필수적으로 요구된다.
그런데, 이러한 출력 드라이버 회로는 기존의 5V 동작 전원으로 제공되는 트랜지스터-트랜지스터 로직(TTL)에 직접 연결되면 게이트 산화막의 한계 허용 전압 이상 예컨대, 3.3V 이상의 전압이 게이트-소스, 게이트-드레인 및 게이트-벌크에 인가된다. 이러한 과전압은 게이트 산화막을 브레이크 다운시키고 트랜지스터를 파괴시키는 문제점을 유발한다.
따라서, 동작 전압수준이 서로 다른 회로들에 접속 가능하고 게이트 산화막의 한계 허용 전압을 고려하여 트랜지스터를 파괴시키지 않는 출력 드라이버 회로가 요구된다.
본 발명의 목적은 게이트 산화막의 한계 허용 전압을 고려하여 트랜지스터의 파괴를 방지할 수 있는 출력 드라이버 회로를 제공하는 것이다.
도 1은 본 발명의 일실시예에 따른 출력 드라이버 회로를 나타내는 도면이다.
도 2는 도 1의 비교예인 출력 드라이버 회로를 나타내는 도면이다.
상기의 목적을 달성하기 위하여 본 발명의 일실시예에 의하면, 반도체 장치의 내부 회로로부터 발생되는 소정의 제1 및 제2 입력 신호에 의하여 구동되는 출력 드라이버 회로는 제1 입력 신호에 응답하여 전원 전압쪽의 전압 레벨을 제1 보조 출력 노드로 전달하는 풀업 트랜지스터와, 제2 입력 신호에 응답하여 접지 전압쪽의 전압 레벨을 제2 보조 출력 노드로 전달하는 풀다운 트랜지스터와, 제1 또는 제2 보조 출력 노드의 전압 레벨을 출력단으로 구동하는 전압 보호용 트랜지스터를 구비하며, 풀업 및 풀다운 트랜지스터는 저 내압성 소자이며, 전압 보호용 트랜지스터는 고 내압성 소자이다.
이와같은 출력 드라이버 회로는 스위칭 시간을 단축시키면서 외부로부터 출력단에 인가되는 TTL 레벨의 전압에 대하여 트랜지스터의 파괴를 방지할 수 있다.
도 1은 본 발명의 일실시예에 따른 출력 드라이버 회로를 나타내는 도면이다. 이를 참조하면, 출력 드라이버 회로(10)는 5V의 전원 VDD5P와 접지 전원 GND 사이에 피채널 풀업 트랜지스터(TP1), 전압 보호용 트랜지스터들(TP2,TN2) 및 엔채널 풀다운 트랜지스터(TN1)를 포함한다. 피채널 풀업 트랜지스터(TP1)는 얇은 게이트 산화막을 갖는 트랜지스터로 구성되고 게이트에 제1 입력 신호(PG)가, 소스에 5V의 전원 VDD5P가 및 드레인에 피채널 전압 보호용 드라이버(TP2)의 소스가 연결된다. 피채널 전압 보호용 트랜지스터(TP2)의 게이트는 2.5V의 VDD2P 전원에 연결되고 드레인에는 출력단(Vo)이 연결된다. 엔채널 전압 보호용 트랜지스터(TN2)는 게이트에 2.5V의 VDD2P 전원이, 드레인에 출력단(Vo)이 및 소스에 엔채널 풀다운 트랜지스터(TN1)의 드레인이 연결된다. 피채널 전압 보호용 트랜지스터(TP2) 및 엔채널 전압 보호용 트랜지스터(TN2)는 두꺼운 게이트 산화막을 갖는 트랜지스터들로 구성된다. 엔채널 풀다운 트랜지스터(TN1)는 얇은 게이트 산화막을 갖는 트랜지스터로 구성되고 게이트에 2.5V의 VDD2P 전원이, 소스에 접지 전원이 연결된다. 그리고, 피채널 풀업 트랜지스터(TP1),전압 보호용 트랜지스터들(TP2,TN2) 및 엔채널 풀다운 트랜지스터(TN1)는 자신의 벌크가 자신의 소스에 연결된다.
이러한 출력 드라이버 회로(10)의 동작은 다음과 같다. 우선, 제1 및 제2 입력 신호(PG,NG)는 전압 레벨 발생 회로에 의하여 제공되는 데, 제1 입력 신호(PG)는 2.5V 내지 5V의 전압 레벨로 설정되고 제2 입력 신호(NG)는 0V 내지 2.5V의 전압 레벨로 설정되는 것이 바람직하다. 일반적으로, 전압 레벨 발생 회로는 전원 전압으로부터 소정의 전압 레벨을 발생하는 것으로 당업자에게는 주지되는 사실이다. 따라서, 본 명세서에서는 제1 및 제2 입력 신호를 발생하는 전압 레벨 발생 회로의 설명을 생략하고자 한다.
출력 드라이버 회로(10)는 동작의 안정성을 보장하기 위하여 제1 입력 신호(PG)가 2.5V의 "로우레벨"로 입력되면, 제2 입력 신호(NG)도 0V의 "로우레벨'로 입력되도록 설계된다. 그리고, 제1 입력 신호(PG)가 5V의 "하이레벨"로 입력되면, 제2 입력 신호(NG)도 2.5V의 "하이레벨"로 입력되도록 설계된다.
제1 입력 신호(PG)가 2.5V의 '로우레벨"로 입력되면, 피채널 풀업 트랜지스터(TP1)는 "턴-온"되어 5V의 VDD5P 전원쪽의 전압 레벨을 제1 보조 출력 노드(A)로 전달한다. 제1 보조 출력 노드(A)는 5V의 전압 레벨이 된다. 2.5V의 VDD2P 전원이 게이트에 연결되는 피채널 전압 보호용 트랜지스터(TP2)는 게이트- 소스 전압이 -2.5V로 피채널 전압 보호용 트랜지스터(TP2)의 임계전압 예컨대, -0.9V 보다 크므로 "턴-온"된다. 따라서, 5V의 제1 보조 출력 노드(A)는 출력 드라이버 회로(10)의 출력단(Vo)과 연결되어 출력단(Vo)은 5V가 된다. 제2 입력 신호(NG)는 0V의 "로우레벨"로 입력되기 때문에 엔채널 풀다운 트랜지스터(TN1)는 "턴-오프"되어 접지전압으로의 전류 패스는 차단된다. 그러므로, 출력 드라이버 회로(10)는 제1 및 제2 입력 신호(PG,NG)의 "로우레벨" 입력에 대하여 충분히 5V의 "하이레벨"로 출력한다. 이 때, 피채널 풀업 트랜지스터(TP1), 피채널 전압 보호용 드라이버(TP2) 및 엔채널 전압 보호용 트랜지스터(TN2)는 게이트-소스, 게이트-드레인 및 게이트-벌크에 게이트 산화막의 한계허용 전압 이상 예컨대, 2.5V 이상의 전압이 걸리지 않는다.
반면, 제2 입력 신호(NG)가 2.5V의 "하이레벨"로 입력되면, 엔채널 풀다운 트랜지스터(TN1)는 "턴-온"되어 0V의 접지 전원(GND)쪽의 전압 레벨을 제2 보조 출력 노드(B)로 전달한다. 제2 보조 출력 노드(B)는 0V의 전압 레벨이 된다. 2.5V의 VDD2P 전원이 게이트에 연결되는 엔채널 전압 보호용 트랜지스터(TN2)는 게이트- 소스 전압이 2.5V로 엔채널 전압 보호용 트랜지스터(TN2)의 임계전압 예컨대, 0.7V 보다 크므로 "턴-온"된다. 따라서, 0V의 제2 보조 출력 노드(B)는 출력 드라이버 회로(10)의 출력단(Vo)과 연결되어 출력단(Vo)은 0V가 된다. 제1 입력 신호(PG)는 5V의 "하이레벨"로 입력되기 때문에 피채널 풀업 트랜지스터(TP1)는 "턴-오프"되어 5V의 VDD5P 전원으로부터의 전류 패스는 차단된다. 그러므로, 출력 드라이버 회로(10)는 제1 및 제2 입력 신호(PG,NG)의 "하이레벨" 입력에 대하여 충분히 0V의 "로우레벨"로 출력한다. 이 때, 엔채널 풀다운 트랜지스터(TN1), 엔채널 전압 보호용 드라이버(TN2) 및 피채널 전압 보호용 트랜지스터(TP2)는 게이트-소스, 게이트-드레인 및 게이트-벌크에 게이트 산화막의 한계허용 전압 이상 예컨대, 2.5V 이상의 전압이 걸리지 않는다.
따라서, 이와 같은 출력 드라이버 회로(10)에서 출력단(Vo)과 직접 연결되는 전압 보호용 트랜지스터(TP2,TN2)는 게이트 산화막의 두께가 두껍기 때문에 고 내압성 소자, 예컨대 게이트 산화막의 한계허용 전압이 3.3V 이상인 소자들이고, 풀업 트랜지스터(TP1) 및 풀다운 트랜지스터(TN1)은 게이트 산화막의 두께가 얇기 때문에 저 내압성 소자 예컨대, 게이트 산화막의 한계허용 전압이 2.5V인 소자들이다. 풀업 트랜지스터(TP1) 및 풀다운 트랜지스터(TN1)의 저 내압성 소자는 스위칭 특성이 우수하므로, 5V의 VDD5P 전원 또는 0V의 접지 전원으로의 스위칭 시간을 단축시킬 수 있다. 또한, 전압 보호용 트랜지스터(TP2,TN2)의 고 내압성 소자는 외부로부터 출력단(Vo)으로 인가되는 TTL레벨의 전압에 대하여 트랜지스터의 파괴를 방지할 수 있다.
비교예
도 2는 도 1의 비교예인 출력 드라이버 회로(100)로서, 동작상 도 1의 출력 드라이버 회로(10)와 거의 동일하다. 다만, 게이트 산화막의 한계 허용 전압이 3.3V인 고 내압성소자들로 구성된다는 점에서 차이가 있다. 그리고, 트랜지스터들(TP11,TP12,TN11,TN12)의 게이트들에 3.3V의 게이트 산화막 한계 허용 전압 이상이 인가되지 않도록 전압 레벨들이 결정된다.
그러나, 출력 드라이버 회로(100)의 트랜지스터들 모두가 고 내압성 소자들로 구성되기 때문에, 고 내압성 트랜지스터들의 게이트 산화막은 두껍게 형성된다. 그러므로, 고 내압성 트랜지스터들은 높은 임계전압(threshold voltage)를 갖는다. 따라서, 출력 드라이버 회로(100)는 0V 내지 5V의 전압 레벨로 출력하는 데 있어서, 높은 임계전압(threshold voltage)으로 인하여 스위칭 시간이 길어지는 단점을 지닌다. 이는 도 1의 출력 드라이버 회로(10)가 스위칭 시간 측면에서 잇점이 있다는 것을 의미한다.
상술한 본 발명에 의하면, 출력 드라이버 회로는 스위칭 시간을 단축시키면서 외부로부터 출력단에 인가되는 TTL 레벨의 전압에 대하여 트랜지스터의 파괴를 방지할 수 있다.

Claims (3)

  1. 반도체 장치의 내부 회로로부터 발생되는 소정의 제1 및 제2 입력 신호에 의하여 구동되는 출력 드라이버 회로에 있어서,
    상기 제1 입력 신호에 응답하여 전원 전압쪽의 전압 레벨을 제1 보조 출력 노드로 전달하는 풀업 트랜지스터;
    상기 제2 입력 신호에 응답하여 상기 접지 전압쪽의 전압 레벨을 제2 보조 출력 노드로 전달하는 풀다운 트랜지스터; 및
    상기 제1 또는 제2 보조 출력 노드의 전압 레벨을 출력단으로 구동하는 전압 보호용 트랜지스터를 구비하며,
    상기 풀업 및 풀다운 트랜지스터는 저 내압성 소자이며, 상기 전압 보호용 트랜지스터는 고 내압성 소자인 것을 특징으로 하는 출력 드라이버 회로.
  2. 제1 항에 있어서, 상기 출력 드라이버 회로는
    상기 제1 입력 신호가 2.5V 내지 5V의 전압 레벨로, 상기 제2 입력 신호가 0V 내지 2.5V의 전압 레벨로 입력되는 것을 특징으로 하는 출력 드라이버 회로.
  3. 제1 항에 있어서, 상기 전압 보호용 트랜지스터는
    상기 제1 및 제2 보조 출력 노드 사이에, 게이트에 2.5V의 전압 레벨이 인가되는 CMOS형 트랜지스터인 것을 특징으로 하는 출력 드라이버 회로.
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