KR20000067552A - Power on detect circuit - Google Patents
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Abstract
Description
본 발명은 파워 온 검출회로에 관한 것으로, 특히 알씨(RC) 지연을 이용하지 않고 공급전압이 일정전압 이상이 되면 파워 온 검출신호를 발생하여 불안정한 전원전압에서 리셋(reset)이 되는 것을 방지하고, 전원전압의 라이즈 타임(rise time)에 무관하게 동작하여 안정적인 파워 온 리셋신호를 발생하도록 하는 파워 온 검출회로에 관한 것이다.The present invention relates to a power-on detection circuit, and in particular, when the supply voltage is above a certain voltage without using a delay (RC) delay, a power-on detection signal is generated to prevent reset from an unstable power supply voltage. The present invention relates to a power-on detection circuit for generating a stable power-on reset signal by operating regardless of a rise time of a power supply voltage.
도 1은 종래 파원 온 검출회로의 구성을 보인 예시도로서, 이에 도시된 바와 같이 일측을 전원전압에 연결한 저항(R)의 타측과 일측을 접지에 연결한 커패시터(C)의 타측을 노드1을 통해 공통으로 두번에 걸쳐 반전시키는 짝수개의 인버터(INV2)와 인버터(INV3)의 체인(Chain)으로 구성된 지연부(10)에 연결하여 구성된다.FIG. 1 is an exemplary view showing a configuration of a conventional wave source on detection circuit. As shown in FIG. 1, another side of a resistor R having one side connected to a power supply voltage and another side of a capacitor C having one side connected to ground are connected to node 1. It is configured by connecting to the delay unit 10 consisting of a chain of even inverter (INV2) and the inverter (INV3) inverting in common over two times.
이와 같이 구성된 종래 회로의 동작 과정을 첨부한 도 2를 참조하여 설명하면 다음과 같다.An operation process of the conventional circuit configured as described above will be described with reference to FIG. 2.
도 2는 도 1에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도로서, 이에 도시된 바와 같이 전원전압(vdd)이 인가되어 전압이 증가하면 노드1에 걸리는 전압은 R, C 타임 시정수에 따라서 증가하게 되고, 이에 따라 지연부의 인버터(INV1)의 출력은 초기에는 전원전압(vdd)과 같은 파형을 나타내다가 노드1의 전압이 문턱전압에 도달하면 상기 인버터(INV1)의 출력은 접지레벨(GND)을 나타낸다. 이후 인버터(INV2)의 출력은 초기에 접지레벨을 나타내다 상기 인버터(INV1)의 출력(SB)이 접지레벨로 떨어지면 전원전압 레벨을 나타내게 된다. 즉 전원인가 직후에는 로우값을 가지다가 일정시간 이후에는 하이값을 가지는 파워 온 검출신호(POD)를 출력하게 된다.FIG. 2 is a waveform diagram illustrating the relationship between the node 1 and the power-on detection signal in FIG. 1. As shown in FIG. 1, when the power supply voltage vdd is applied and the voltage increases, the voltage applied to the node 1 is adjusted in R and C times. The output of the inverter INV1 of the delay unit initially exhibits the same waveform as the power supply voltage vvd. When the voltage of node 1 reaches the threshold voltage, the output of the inverter INV1 is grounded. Indicates level GND. After that, the output of the inverter INV2 initially indicates the ground level. When the output SB of the inverter INV1 falls to the ground level, the output voltage level is represented. That is, the power-on detection signal POD has a low value immediately after the power is applied but has a high value after a predetermined time.
또한, 인버터(INV1)의 문턱전압(스위칭 포인트)은 가능한 높이 설정하여 같은 알씨(RC)일 때라도 조금 더 전원전압()이 높은 값일 때(전원전압이 안정적인 값일 때) 상기 인버터(INV1)가 스위칭할 수 있도록 한다. 즉 씨모스(CMOS) 인버터일 경우 피-모스 트랜지스터의 W/L이 엔-모스 트랜지스터의 W/L에 비해 훨씬 커야 한다.In addition, the threshold voltage (switching point) of the inverter INV1 is set as high as possible so that the inverter INV1 switches when the power supply voltage is higher (when the power supply voltage is stable) even when the same RC is used. Do it. That is, in the case of a CMOS inverter, the W / L of the P-MOS transistor should be much larger than that of the N-MOS transistor.
도 3은 종래 파워 온 검출회로의 또 다른 구성을 보인 예시도로서, 이에 도시된 바와 같이 일측을 전원전압에 연결한 저항(R)의 타측과 일측을 접지에 연결한 커패시터(C)의 타측을 노드1을 통해 공통으로 인버터(INV1)의 입력단에 연결하여 구성한 것으로, 이의 동작은 도 4에 도시된 바와 같이 전원이 인가되면 인가되는 순간에 커패시터에는 충전이 되어 있지 않기 때문에 노드1에 걸리는 전압은 전원전압과 같은 파형을 나타내지만 상기 커패시터(C)가 서서히 충전되기 시작하면서 상기 노드1에 걸리는 전압은 RC 시정수에 따라 방전하게 된다. 이때 인버터의 출력은 초기 상태에서는 로우를 유지하다가 상기 노드1에 걸리는 전압이 인버터(INV1)의 문턱전압에 도달하면 하이 상태로 바뀌게 된다. 즉 전원인가 직후에는 로우값을 가지다가 일정시간 이후에는 하이값을 가지는 파워 온 검출신호(POD)를 출력하게 된다.3 is a diagram illustrating another configuration of a conventional power-on detection circuit. As shown in FIG. 3, another side of the resistor R connecting one side to a power supply voltage and another side of the capacitor C connecting one side to ground are illustrated. It is configured by connecting to the input terminal of the inverter INV1 in common through the node 1, the operation of the voltage is applied to the node 1 because the capacitor is not charged at the moment when the power is applied as shown in FIG. Although the waveform is the same as the power supply voltage, the capacitor C gradually starts to charge, and the voltage applied to the node 1 is discharged according to the RC time constant. At this time, the output of the inverter is kept low in the initial state, but changes to a high state when the voltage applied to the node 1 reaches the threshold voltage of the inverter INV1. That is, the power-on detection signal POD has a low value immediately after the power is applied but has a high value after a predetermined time.
또한, 인버터(INV1)의 문턱전압(스위칭 포인트)은 가능한 낮게 설정하여 같은 알씨(RC)일 때라도 조금 더 전원전압(Vdd)이 높은 값일 때(전원전압이 안정적인 값일 때) 상기 인버터(INV1)가 스위칭할 수 있도록 한다. 즉 씨모스(CMOS) 인버터일 경우 엔-모스 트랜지스터의 W/L이 피-모스 트랜지스터의 W/L에 비해 훨씬 커야 한다.In addition, the threshold voltage (switching point) of the inverter INV1 is set as low as possible so that when the power supply voltage Vdd is higher (even when the power supply voltage is stable) even when the same RC is used, the inverter INV1 is turned on. Enable switching That is, in the case of a CMOS inverter, the W / L of the N-MOS transistor should be much larger than that of the P-MOS transistor.
상기에서와 같이 종래의 기술에 있어서 파워 온 검출회로를 구성함에 있어 인버터 체인을 이용하는 경우, 도 5에 도시한 바와 같이 전원의 라이징 타임이 R,C 시정수보다 길어지면 원하는 동작을 하지 않으며(전원의 라이징 타임이 시정수보다 길어지면 노드1에 걸리는 전압은 전원과 같은 파형을 나타내게 되고, 이로 인해 노드2는 계속하여 접지레벨을 유지하게 되므로써, 파워 온 검출신호는 노드1과 같은 파형을 나타내게 된다), 파워온 검출신호가 로우일 때 이를 파워 온 리셋신호로 사용하면 파워 온 리셋 동작이 되지 않으며, 이를 해결하기 위해 R,C 시정수를 크게하려면 R,C 값이 커져야 하기 때문에(사이즈도 따라 증가하기 때문에) 실제 집적회로(IC)에 내장하여 사용할 수 없는 문제점과;As described above, in the case of using the inverter chain in constructing the power-on detection circuit in the related art, as shown in FIG. 5, when the rising time of the power supply is longer than the R and C time constants, the desired operation is not performed (power supply If the rising time is longer than the time constant, the voltage applied to node 1 exhibits the same waveform as the power supply. As a result, node 2 continues to maintain the ground level, so that the power-on detection signal shows the same waveform as node 1. When the power-on detection signal is low, if it is used as a power-on reset signal, the power-on reset operation does not work.In order to solve this problem, the R and C values must be increased to increase the R and C time constants. Increase) the problem that cannot be used embedded in an actual integrated circuit (IC);
또한, 인버터 체인을 사용하지 않고 단일 인버터를 사용하는 경우, 도 6에 도시된 바와 같이 전원에 노이즈 등의 영향으로 전원이 흔들리는 경우가 발생하면(불안정한 경우) 파워 온 검출신호가 전원의 영향으로 로우가 되었다가 다시 하이 상태로 변하게 되는 현상이 발생하며, 상기의 문제점과 같이 파워 온 검출신호가 로우일 때 이를 파워 온 리셋신호로 사용하면 파워 온 리셋 동작이 되지 않는 문제점이 있었다.In addition, when a single inverter is used without using an inverter chain, when a power supply is shaken due to noise or the like (unstable) as shown in FIG. 6, the power-on detection signal is low due to the power supply. When the power-on detection signal is low, the power-on reset operation is not performed when the power-on detection signal is low.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 알씨(RC) 지연을 이용하지 않고 공급전압이 일정전압 이상이 되면 파워 온 검출신호를 발생하여 불안정한 전원전압에서 리셋(reset)이 되는 것을 방지하고, 전원전압의 라이즈 타임(rise time)에 무관하게 동작하여 안정적인 파워 온 리셋신호를 발생하도록 하는 회로를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problems. When the supply voltage becomes higher than a predetermined voltage without using a delay (RC), a power-on detection signal is generated to reset at an unstable power supply voltage. It is an object of the present invention to provide a circuit which prevents the operation of the power supply) and generates a stable power-on reset signal by operating regardless of the rise time of the power supply voltage.
도 1은 종래 파원 온 검출회로의 구성을 보인 예시도.1 is an exemplary view showing the configuration of a conventional wave-on detection circuit.
도 2는 도 1에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.FIG. 2 is a waveform diagram illustrating a relationship between a node 1 and a power-on detection signal in FIG. 1. FIG.
도 3은 종래 파워 온 검출회로의 또 다른 구성을 보인 예시도.Figure 3 is an exemplary view showing another configuration of a conventional power on detection circuit.
도 4는 도 3에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.FIG. 4 is a waveform diagram illustrating a relationship between a node 1 and a power-on detection signal in FIG. 3. FIG.
도 5는 도 1에서 전원전압이 불안정한 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.5 is an exemplary view showing a waveform of a node 1 and a power-on detection signal when the power supply voltage is unstable in FIG.
도 6은 도 3에서 전원전압이 불안정한 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.6 is an exemplary view showing a waveform of a node 1 and a power-on detection signal when the power supply voltage is unstable in FIG.
도 7은 본 발명 파워 온 검출회로의 구성을 보인 예시도.7 is an exemplary view showing the configuration of the power-on detection circuit of the present invention.
도 8은 도 7에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도.FIG. 8 is a waveform diagram illustrating a relationship between a node 1 and a power on detection signal in FIG. 7; FIG.
도 9는 본 발명의 적용에 의해 전원전압이 불안정 할 경우 노드1과 파워 온 검출신호의 파형을 보인 예시도.Figure 9 is an exemplary view showing the waveform of the node 1 and the power-on detection signal when the power supply voltage is unstable by the application of the present invention.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
10 : 지연부 INV1, INV2 : 인버터10: delay unit INV1, INV2: inverter
C : 커패시터 P1∼P5 : 피-모스 트랜지스터C: Capacitors P1 to P5: P-MOS transistors
이와 같은 목적을 달성하기 위한 본 발명 파워 온 검출회로의 구성은, 제1,2 피-모스 트랜지스터의 소오스를 공통으로 전원전압(Vdd)에 연결하고, 상기 제1,2 피-모스 트랜지스터의 게이트를 공통으로 상기 제1 트랜지스터의 드레인에 연결하며, 상기 제1 피-모스 트랜지스터의 드레인과 순차적으로 게이트와 드레인이 각기 직렬로 연결된 복수개의 피-모스 트랜지스터를 직렬로 연결하고, 상기 복수개의 피-모스 트랜지스터 중 최하단 피-모스 트랜지스터의 드레인을 접지 및 커패시터의 일측에 공통으로 연결하며, 상기 커패시터의 타측을 상기 제2 피-모스 트랜지스터의 드레인과 공통으로 짝수개의 인버터 체인(Chain)으로 구성된 지연부에 연결하여 구성한 것을 특징으로 한다.In order to achieve the above object, a configuration of the power-on detection circuit of the present invention includes connecting the source of the first and second P-MOS transistors to the power supply voltage Vdd in common, and the gates of the first and second P-MOS transistors. Is connected in common to the drain of the first transistor, and a plurality of P-MOS transistors connected in series with a drain and the drain of the first P-MOS transistor in series are sequentially connected to the plurality of P-MOS transistors. A delay unit configured to connect the drain of the lowest P-MOS transistor of the MOS transistor to ground and one side of the capacitor in common, and the other side of the capacitor having an even number of inverter chains in common with the drain of the second P-MOS transistor. Characterized in that configured to connect to.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도 7은 본 발명 파워 온 검출회로의 구성을 보인 예시도로서, 이에 도시한 바와 같이 제1,2 피-모스 트랜지스터(P4)(P5)의 소오스를 공통으로 전원전압(Vdd)에 연결하고, 상기 제1,2 피-모스 트랜지스터(P4)(P5)의 게이트를 공통으로 상기 제1 트랜지스터(P4)의 드레인에 연결하며, 상기 제1 피-모스 트랜지스터(P4)의 드레인과 순차적으로 게이트와 드레인이 각기 직렬로 연결된 제3,4,5 피-모스 트랜지스터(P1∼P3)를 직렬로 연결하고, 상기 제5 피-모스 트랜지스터(P5)의 드레인을 접지 및 커패시터(C)의 일측에 공통으로 연결하며, 상기 커패시터(C)의 타측을 상기 제2 피-모스 트랜지스터()의 드레인과 공통으로 제1,2 인버터(INV1)(INV2)로 구성된 지연부(10)에 연결하여 구성한다.FIG. 7 is a diagram illustrating a configuration of the power-on detection circuit of the present invention. As shown in FIG. 7, the sources of the first and second P-MOS transistors P4 and P5 are commonly connected to the power supply voltage Vdd. The gates of the first and second P-MOS transistors P4 and P5 are connected to a drain of the first transistor P4 in common, and the gates of the first and second P-MOS transistors P4 and P5 are sequentially connected to the drains of the first P-MOS transistors P4. The third, fourth and fifth P-MOS transistors P1 to P3 having their drains connected in series are connected in series, and the drain of the fifth P-MOS transistor P5 is common to one side of the ground and the capacitor C. The other side of the capacitor C is connected to the delay unit 10 including the first and second inverters INV1 and INV2 in common with the drain of the second P-MOS transistor.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정을 첨부한 도 8 및 도 9를 참조하여 설명하면 다음과 같다.Referring to Figures 8 and 9 attached to the operation of the embodiment according to the present invention configured as described above are as follows.
도 7에 도시한 바와 같이 전원이 인가된 후, 전원전압(Vdd)이 제1 피-모스 트랜지스터(P4)의 문턱전압(이하 "Vtp"라 약칭 함)보다 작을 경우에는 제1∼5 피-모스 트랜지스터(P1∼P5)는 모두 턴-오프되고, 노드1에는 접지레벨의 전압(GND)이 걸린다.As shown in FIG. 7, when the power is applied, when the power supply voltage Vdd is smaller than the threshold voltage of the first P-MOS transistor P4 (hereinafter, abbreviated as "Vtp"), the first to fifth blood voltages may be reduced. The MOS transistors P1 to P5 are all turned off, and the node 1 receives the voltage GND at the ground level.
그러나, 전원전압(Vdd)이 Vtp 보다 커지면 제1 피-모스 트랜지스터(P4)만 턴-온되고, 나머지 피-모스 트랜지스터(P1∼P3)는 턴-오프 상태를 계속유지하며, 이때 상기 제1 피-모스 트랜지스터(P4)가 턴-온되면서 제2 피-모스 트랜지스터(P5)도 동시에 턴-온되며, 이 제2 피-모스 트랜지스터(P5)는 스위치로 동작을 한다.However, when the power supply voltage Vdd is greater than Vtp, only the first P-MOS transistor P4 is turned on, and the remaining P-MOS transistors P1 to P3 continue to turn off. As the P-MOS transistor P4 is turned on, the second P-MOS transistor P5 is simultaneously turned on, and the second P-MOS transistor P5 operates as a switch.
이후, 상기 전원전압(Vdd)이 2Vtp보다 커지면 제1,3 피-모스 트랜지스터(P4)(P3)만 턴-온되고, 전원전압(Vdd)이 3Vtp보다 커지면 제1,3,4 피-모스 트랜지스터(P4∼P2)만 턴-온되며, 전원전압(Vdd)이 4Vtp가 되면 제1,3,4,5 피-모스 트랜지스터(P4∼P 1)가 턴-온되는데, 상기 제2 피-모스 트랜지스터(P5)가 턴-온되면 노드 1의 전압은 서서히 증가를 하게 되고, 제1 인버터(INV1)의 출력(SB)은 초기에는 전원전압 레벨로 유지하다가 전원전압(Vdd)이 4Vtp가 되면 노드1의 전압이 증가하여 제1 인버터(INV1)의 출력(SB)은 로우로 변하게 되며, 이에 따라 제2 인버터(INV2)의 출력인 파워 온 검출신호(POD)의 레벨은 초기에 로우 상태를 유지하다가 하이상태로 변하게 된다.Thereafter, when the power supply voltage Vdd is greater than 2Vtp, only the first and third P-MOS transistors P4 and P3 are turned on, and when the power supply voltage Vdd is greater than 3Vtp, the first, 3,4 p-MOS When only the transistors P4 to P2 are turned on and the power supply voltage Vdd becomes 4Vtp, the first, third, fourth, and fifth P-MOS transistors P4 to P1 are turned on. When the MOS transistor P5 is turned on, the voltage of the node 1 gradually increases, and the output SB of the first inverter INV1 is initially maintained at the power supply voltage level, and when the power supply voltage Vdd becomes 4Vtp. As the voltage of the node 1 increases, the output SB of the first inverter INV1 changes to low, so that the level of the power-on detection signal POD, which is the output of the second inverter INV2, initially becomes low. It stays high and goes high.
도 8은 도 7에서 노드1과 파워 온 검출신호와의 관계를 보인 파형도로서, 이에 도시한 바와 같이 피-모스 트랜지스터 4개를 직렬로 연결함으로써, 전원전압(Vdd)이 4Vtp가 되기전에는 파원 온 검출신호(POD)가 하이상태로 변하지 않기 때문에 파워 온 검출신호가 로우일 때 파워 온 리셋신호로 사용하는 경우 안정적으로 파워 온 리셋 동작을 수행할 수 있으며, 전원전압(Vdd)의 라이징 타임에 관계없이 전원전압 레벨을 검출하여 검출신호(POD)를 발생하기 때문에 전원전압(Vdd)의 라이징 타임이 길어지더라도 파워 온 검출을 하지 못하는 경우가 발생하지 않고, 도 9에 도시한 바와 같이 전원전압(Vdd)이 불안정하더라도 파워 온 검출신호(POD)의 레벨이 일정하게 유지됨으로써, 원치않는 파워 온 리셋이 발생되는 것을 방지할 수 있다.FIG. 8 is a waveform diagram showing the relationship between the node 1 and the power-on detection signal in FIG. 7. As shown in FIG. 7, the four P-MOS transistors are connected in series, so that the source of the power source voltage Vdd becomes 4Vtp. Since the on detection signal POD does not change to a high state, when the power on detection signal is low, when the power on detection signal is used, the power on reset signal can be stably performed, and at the rising time of the power supply voltage Vdd. Since the detection signal POD is generated by detecting the power supply voltage level irrespective of the power supply voltage, the power-on detection does not occur even when the rising time of the power supply voltage Vdd becomes long. As shown in FIG. Even if (Vdd) is unstable, the level of the power-on detection signal POD is kept constant, thereby preventing unwanted power-on reset from occurring.
또한, 도 7에서와 같이 제3,4,5 피-모스 트랜지스터(P1∼P3)의 기판 바이어스(Bulk Bias)를 전원전압으로 묶어 놓으면 기판 바이어스가 0V가 아닐 경우 문턱전압이 모스 트랜지스터의 특성을 이용하여 더 높은 전원전압 레벨에서 파워 온 검출신호를 발생할 수 있다. 그러면 상기 제1 인버터(INV1)의 문턱전압(스위칭 포인트)을 높이지 않고 전원전압(Vdd)의 50%에 맞쳐 놓아도 제2 피-모스 트랜지스터(P5)가 턴-온되는 전압이 4Vtp 이상이므로(4Vtp ≒ 3.2V) 파워 온 검출신호(POD)를 발생하는데 무리가 없게 된다.In addition, as shown in FIG. 7, when the substrate bias (Bulk Bias) of the third, fourth and fifth P-MOS transistors P1 to P3 is bundled with the power supply voltage, when the substrate bias is not 0V, the threshold voltage may cause the characteristics of the MOS transistor. Can be used to generate a power-on detection signal at higher supply voltage levels. Then, even if the threshold voltage (switching point) of the first inverter INV1 is set to 50% of the power supply voltage Vdd, the voltage at which the second P-MOS transistor P5 is turned on is 4Vtp or more ( 4Vtp ≒ 3.2V) Power on detection signal (POD) is good to generate.
이상에서 설명한 본 발명 파워 온 검출회로는 R,C 지연을 이용하지 않고, 전원전압 레벨을 검출함으로써, R과 C의 값이 작아도 되므로 사이즈도 따라 축소되기 때문에 실제 집적회로(IC)에 내장하여 사용할 수 있으며, 또한 전원전압의 라이징 타임 혹은 전원전압이 불안정 하더라도 이에 영향을 받지 않아 제품의 신뢰성을 향상시키는 효과가 있다.The above-described power-on detection circuit of the present invention does not use the R and C delays, and detects the power supply voltage level so that the values of R and C may be reduced, so that the size of the power on detection circuit may be reduced. In addition, even if the rising time of the power supply voltage or the power supply voltage is unstable, it is not affected by this, thereby improving the reliability of the product.
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| KR100313512B1 (en) | 2001-11-17 |
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