KR20000056715A - ESD circuit using trigger current for SCR - Google Patents
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Abstract
Description
본 발명은 반도체 집적회로에 관한 것으로서, 특히 정전하 방전 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly to electrostatic discharge circuits.
일반적으로, 반도체 장치를 조작하는 사람이나 기계로 인하여 반도체장치에 수 천 볼트에 해당하는 전압이 순간적으로 패드에 인가되는 경우가 발생할 수 있다. 이때, 매우 많은 정전하가 발생하여 반도체 장치의 내부회로들은 파괴될 수 있다. 그러므로, 반도체 장치는 외부로부터 순간적으로 가해지는 수 천 볼트의 높은 전압에 견딜 수 있도록 보호회로(protection circuit), 즉 정전하 방전 회로(electro-static discharge circuit)를 구비한다. 정전하 방전 회로는 반도체장치의 각 패드와 내부회로 사이에 개재된다.In general, a voltage corresponding to several thousand volts may be instantaneously applied to the pad by a person or a machine that operates the semiconductor device. At this time, a large amount of static charge may occur and the internal circuits of the semiconductor device may be destroyed. Therefore, the semiconductor device has a protection circuit, that is, an electro-static discharge circuit, to withstand a high voltage of several thousand volts instantaneously applied from the outside. The static charge discharge circuit is interposed between each pad of the semiconductor device and the internal circuit.
정전하 방전회로는 각 패드에 반도체장치의 동작전압 범위를 벗어나는 고전압이 인가되는 경우에 각 패드에 주입되는 정전하를 전원 패드 또는 접지 패드를 통하여 바이패스시킴으로써 내부회로를 보호하는 기능을 수행한다. 그러므로, 정전하 방전 회로는 수 천 볼트에 해당하는 전압이 순간적으로 패드에 인가될 때 발생하는 많은 정전하를 빠른 속도로 방전시킬 필요가 있다.The static discharge circuit serves to protect the internal circuit by bypassing the static charge injected into each pad through the power pad or the ground pad when a high voltage out of the operating voltage range of the semiconductor device is applied to each pad. Therefore, the static discharge circuit needs to rapidly discharge a large amount of static charge generated when a voltage corresponding to several thousand volts is momentarily applied to the pad.
정전하 방전 회로의 정전하 방전 능력을 증대시키기 위하여, 정전하를 방전시키는 주요한 소자로서 사이리스터(SCR)가 사용된다. 종래의 기술에서의 사이리스터는 오프(off)상태에 있다가, 애노드와 캐소드 사이에 걸리는 전압이 "턴온" 전압 이상일 때 트리거되어 도통상태가 된다. 따라서, 도통된 사이리스터는 애노드로부터 캐소드로 흐르는 많은 전류를 이용하여 정전하를 바이패스시킨다.In order to increase the electrostatic discharge capability of the electrostatic discharge circuit, thyristor SCR is used as the main element for discharging the electrostatic charge. The thyristor in the prior art is in an off state and is triggered when the voltage applied between the anode and the cathode is above the " turn-on " Thus, the conducting thyristors use a large amount of current flowing from the anode to the cathode to bypass the electrostatic charge.
그런데, 사이리스터를 도통시키기 위해 인가되는 사이리스터의 "턴온" 전압 30V 내지 50V로서 내부 회로를 구성하는 소자의 항복 전압 이상의 전압이다. 예를 들어 설명하면, 150Å 내지 200Å 두께의 게이트 산화막을 갖는 0.6㎛ 내지 0.8㎛ CMOS 제조공정에서 산화막 항복 세기(breakdown strength)가 10㎹/㎝ 정도이다. 그러므로, 게이트 산화막은 게이트 산화막 양단에 인가되는 15V 내지 20V의 전압에 의해 손상을 입게 되어, 종래의 정전하 방전 회로에서의 사이리스터는 CMOS 게이트 산화막을 보호하지 못하는 문제점을 지닌다.By the way, the "turn-on" voltage of the thyristor applied to conduct the thyristor is 30V to 50V, which is a voltage higher than the breakdown voltage of the elements constituting the internal circuit. For example, the oxide breakdown strength is about 10 mW / cm in a 0.6 µm to 0.8 µm CMOS manufacturing process having a gate oxide film having a thickness of 150 kV to 200 kV. Therefore, the gate oxide film is damaged by a voltage of 15V to 20V applied across the gate oxide film, so that the thyristor in the conventional electrostatic discharge circuit has a problem of not protecting the CMOS gate oxide film.
따라서, CMOS 게이트 산화막을 손상시키지 않으면서 사이리스터를 도통시키기 위한 다른 방법으로, 사이리스터의 게이트에 인가되는 트리거 전류를 이용하여 사이리스터의 "턴온" 전압을 낮추는 방법이 요구된다.Therefore, as another method for conducting thyristors without damaging the CMOS gate oxide film, a method of lowering the "turn-on" voltage of the thyristors by using the trigger current applied to the thyristors gate is required.
본 발명의 목적은 사이리스터의 "턴온" 전압을 낮추어 정전하를 방전시키는 정전하 방전 회로를 제공하는 것이다.It is an object of the present invention to provide an electrostatic discharge circuit which lowers the "turn-on" voltage of the thyristor to discharge electrostatic charge.
도 1은 본 발명의 일실시예에 따른 정전하 방전 회로의 회로도이다.1 is a circuit diagram of an electrostatic discharge circuit according to an embodiment of the present invention.
도 2는 도 1의 정전하 방전 회로의 단면도이다.2 is a cross-sectional view of the electrostatic discharge circuit of FIG. 1.
상기 목적을 달성하기 위하여 본 발명의 전원전압단에 인가되는 고전압으로 인하여 발생하는 전하를 방전시키는 정전하 방전 회로는, 고전압에 대응하여 완만히 상승하는 완충전압을 발생하는 완충기와, 소정의 트리거 전류에 의하여 구동되어 전원 전압단의 전하를 접지전압쪽으로 방전시키는 방전부와, 완충 전압에 의하여 트리거 전류를 방전부에 제공하는 스위칭부를 구비한다.In order to achieve the above object, an electrostatic discharge circuit for discharging charges generated due to a high voltage applied to a power supply voltage terminal of the present invention includes a buffer for generating a buffer voltage gradually rising corresponding to the high voltage, and a predetermined trigger current. And a discharging unit for discharging the electric charge of the power supply voltage terminal to the ground voltage, and a switching unit for providing the trigger current to the discharging unit by the buffer voltage.
바람직하기로는, 방전부는 게이트에 트리거 전류가 인가되는 사이리스터(SCR)이고, 스위칭부는 완충전압이 게이트에 인가되어 포화상태로 들어가는 엔모스 트랜지스터이다.Preferably, the discharge unit is a thyristor (SCR) to which a trigger current is applied to the gate, and the switching unit is an NMOS transistor that enters a saturation state by applying a buffer voltage to the gate.
이와 같은 정전하 방전 회로는 사이리스터의 게이트에 트리거 전류를 인가하는 방법으로 사이리스트의 "턴-온"전압을 낮추어 정전하를 방전시키므로 CMOS 게이트 산화막을 손상시키지 않는다.Such a static discharge circuit lowers the "turn-on" voltage of the thyristor to discharge the static charge by applying a trigger current to the gate of the thyristor, so that the CMOS gate oxide film is not damaged.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.
도 1은 본 발명의 일실시예에 따른 정전하 방전 회로를 나타내는 도면이다. 이를 참조하면, 정전하 방전 회로(10)는 전원전압단에 동작전압 이상의 고전압이 인가될 때 고전압으로 발생하는 전하를 방전시킨다. 정전하 방전 회로(10)는 구체적으로, 완충기(12), 방전부(14) 및 스위칭부(16)를 구비한다.1 is a view showing a static charge discharge circuit according to an embodiment of the present invention. Referring to this, the electrostatic discharge circuit 10 discharges a charge generated at a high voltage when a high voltage above the operating voltage is applied to the power supply voltage terminal. Specifically, the static discharge circuit 10 includes a shock absorber 12, a discharge unit 14, and a switching unit 16.
완충기(12)는 전원전압단(VDD)에 인가되는 고전압에 대응하여 완만히 상승하는 완충전압(Vbuff)을 발생한다. 완충기(12)는 구체적으로, 전원전압단(VDD)와 접지전압단(VSS) 사이에 직렬로 연결된 커패시터(C)와 저항(R)로 구성된다. 완충전압(Vbuff)은 전원전압단(VDD)에 인가되는 고전압으로 커패시터(C)가 충전되면서 나타나는 전압으로서 고전압에 대응하여 서서히 상승한다.The buffer 12 generates a buffer voltage Vbuff that rises slowly in response to the high voltage applied to the power supply voltage terminal VDD. Specifically, the buffer 12 includes a capacitor C and a resistor R connected in series between the power supply voltage terminal VDD and the ground voltage terminal VSS. The buffer voltage Vbuff is a high voltage applied to the power supply voltage terminal VDD and gradually increases in response to the high voltage as the capacitor C is being charged.
방전부(14)는 소정의 트리거 전류에 의하여 구동되어 전원전압단(VDD)의 전하를 방전한다. 방전부(14)는 바람직하게 전원전압단(VDD)과 접지전압단(VSS) 사이에 배치되는 사이리스터(SCR)이다. 사이리스트(SCR)는 게이트(G)에 인가되는 트리거 전류에 의하여 도통되어 전원전압단(VDD)의 전하를 접지전압(VSS)쪽으로 방전시킨다.The discharge unit 14 is driven by a predetermined trigger current to discharge the charge of the power supply voltage terminal VDD. The discharge unit 14 is preferably a thyristor SCR disposed between the power supply voltage terminal VDD and the ground voltage terminal VSS. The side list SCR is conducted by the trigger current applied to the gate G to discharge the charges of the power supply voltage terminal VDD to the ground voltage VSS.
스위칭부(16)는 완충전압(Vbuff)에 의하여 트리거 전류를 방전부(14)의 사이리스트(SCR) 게이트(G)로 제공한다. 스위칭부(16)은 바람직하게 완충전압(Vbuff)에 게이팅되어 포화상태(saturation mode)로 들어가는 엔모스 트랜지스터(QN)이다. 엔모스 트랜지스터(QN)는 포화상태에서 포화전류를 흘리게되는 데 이 포화전류가 방전부(14)에 제공하는 트리거 전류이다.The switching unit 16 provides the trigger current to the si list SCR gate G of the discharge unit 14 by the buffer voltage Vbuff. The switching unit 16 is preferably an NMOS transistor QN that is gated to a buffer voltage Vbuff and enters a saturation mode. The NMOS transistor QN causes a saturation current to flow in a saturation state, which is a trigger current provided to the discharge unit 14.
이와 같은 정전하 방전 회로(10)에 있어서 전원전압단(VDD)에 인가되는 고전압은 완충기(12)를 통하여 완충전압(Vbuff)를 발생하고, 완충전압(Vbuff)에 게이팅되는 스위칭부(16)는 "턴-온"되어 트리거 전류를 발생한다. 스위칭부(16)의 트리거 전류는 방전부(14)의 게이트(G)로 제공되어 방전부(14)를 "턴-온"시킨다. 그러므로, 전원전압단(VDD)에 인가되는 고전압으로 인하여 전원전압단(VDD)에 발생하는 전하는 "턴-온"된 방전부(14)의 사이리스트(SCR)를 통하여 접지전압(VSS)쪽으로 방전된다.In the electrostatic discharge circuit 10, the high voltage applied to the power supply voltage terminal VDD generates a buffer voltage Vbuff through the buffer 12 and is gated to the buffer voltage Vbuff. Is " turned on " to generate a trigger current. The trigger current of the switching unit 16 is provided to the gate G of the discharge unit 14 to "turn on" the discharge unit 14. Therefore, the charge generated at the power supply voltage terminal VDD due to the high voltage applied to the power supply voltage terminal VDD discharges toward the ground voltage VSS through the side list SCR of the “turn-on” discharge unit 14. do.
따라서, 본 실시예에 따른 정전하 방전 회로(10)는 사이리스터의 게이트에 인가되는 트리거 전류를 이용하여 사이리스터를 "턴-온"시키므로 종래의 사이리스트에 인가된 "턴-온"전압에 비해 "턴-온"전압을 낮추어 정전하를 방전시킨다. 그러므로, 정전하 방전 회로(10)는 CMOS 게이트 산화막을 손상시키지 않는다.Therefore, the electrostatic discharge circuit 10 according to the present embodiment "turns on" the thyristor using the trigger current applied to the thyristor gate, so that the "turn-on" voltage applied to the conventional thyristor is " Discharge electrostatic charge by lowering the "turn-on" voltage. Therefore, the electrostatic discharge circuit 10 does not damage the CMOS gate oxide film.
본 실시예의 정전하 방전 회로(10)의 동작을 도 2의 단면도를 참조하여 설명한다. 도 2를 참조하면, 정전하 방전 회로(10)는 P형의 반도체 기판(100) 상에 완충기(12), 방전부(14) 및 스위칭부(16)로 형성되어있다.The operation of the electrostatic discharge circuit 10 of the present embodiment will be described with reference to the cross-sectional view of FIG. Referring to FIG. 2, the electrostatic discharge circuit 10 is formed of a buffer 12, a discharge unit 14, and a switching unit 16 on a P-type semiconductor substrate 100.
완충기(12)에는 모스 트랜지스터를 이용하여 모스 트랜지스터의 게이트(104)와 정션부(106)를 두 전극으로 하는 커패시터(C)가 형성되어 있고, 모스 트랜지스터의 정션부(106)와 접지(VSS) 사이에 저항(R)이 형성되어 있다.In the buffer 12, a capacitor C having two gates of the gate 104 and the junction portion 106 of the MOS transistor using a MOS transistor is formed, and the junction portion 106 and the ground VSS of the MOS transistor are formed. The resistance R is formed in between.
스위칭부(16)에는 엔모스 트랜지스터(QN)가 형성되어 있다. 엔모스 트랜지스터(QN)의 게이트(110)는 완충기(12) 내 커패시터(C)의 한쪽 전극인 모스 트랜지스터 게이트(104)와 연결되고, 소스(112)는 접지(VSS)에 연결되어 있다.The NMOS transistor QN is formed in the switching unit 16. The gate 110 of the NMOS transistor QN is connected to the MOS transistor gate 104, which is one electrode of the capacitor C in the buffer 12, and the source 112 is connected to the ground VSS.
방전부(12)에는 P-N-P-N 구조의 사이리스터가 형성되어 있다. 첫 번째 P정션은 N웰(122) 내에 형성되어 있는 P정션(120)이고 첫 번째 N정션은 N웰(122)이며, 두 번째 P정션은 P형의 반도체 기판(100)이고 두 번째 N정션은 반도체 기판(100) 내에 형성되어 있는 N정션(124)이다. 첫 번째 P정션(120)은 전원전압(VDD)에, 첫 번째 N정션(122)은 N웰 플러그(plug)(123)를 통하여 스위칭부(16)의 엔모스 트랜지스터 드레인(114)과 연결되어 있다. 그러므로, 첫 번째 P정션(120)은 사이리스터(SCR)의 애노드(A) 단자, 두 번째 N정션(124)은 캐소드(K) 단자, 그리고 첫 번째 N정션(122)의 N웰 플러그(123)가 게이트(G) 단자가 된다.Thyristors having a P-N-P-N structure are formed in the discharge unit 12. The first P junction is a P junction 120 formed in the N well 122, the first N junction is an N well 122, the second P junction is a P-type semiconductor substrate 100, and the second N junction. Is an N junction 124 formed in the semiconductor substrate 100. The first P junction 120 is connected to the power supply voltage VDD, and the first N junction 122 is connected to the NMOS transistor drain 114 of the switching unit 16 through an N well plug 123. have. Therefore, the first P junction 120 is the anode (A) terminal of the thyristor (SCR), the second N junction 124 is the cathode (K) terminal, and the N well plug 123 of the first N junction 122. Becomes the gate (G) terminal.
도 2의 정전하 방전회로(10)의 동작설명은 다음과 같다.Operation of the electrostatic discharge circuit 10 of FIG. 2 is as follows.
전원전압(VDD)에 동작전압 이상의 고전압이 인가되는 경우, 완충기(12)의 커패시터(C)를 통하여 커패시터(C)의 한쪽 전극 즉, 모스 트랜지스터의 게이트(104)은 서서히 상승하여 완충전압(Vbuff) 레벨이 된다. 완충 전압(Vbuff) 레벨이 게이트(110)에 인가되는 스위칭부(16)인 모스 트랜지스터(QN)는 "턴-온"되어 포화상태가 되며 소스(112)에서 드레인(114)으로 전자들의 이동으로 포화전류(Is)가 형성된다. 모스 트랜지스터(QN)의 포화전류(Is)는 방전부(14)인 사이리스터(SCR)의 첫 번째 N정션인 N웰(122)로 유입된다.When a high voltage equal to or greater than the operating voltage is applied to the power supply voltage VDD, one electrode of the capacitor C, that is, the gate 104 of the MOS transistor, gradually rises through the capacitor C of the buffer 12 to increase the buffer voltage Vbuffer. ) Level. The MOS transistor QN, which is a switching section 16 whose buffer voltage Vbuff level is applied to the gate 110, is " turned on " and becomes saturated, and moves the electrons from the source 112 to the drain 114. Saturation current Is is formed. The saturation current Is of the MOS transistor QN flows into the N well 122, which is the first N junction of the thyristor SCR, which is the discharge unit 14.
여기서, 방전부(14) 내의 구조를 살펴보면, 방전부(14) 내에는 N웰(122) 내의 첫 번째 P정션(120), N웰(122) 및 P형의 반도체 기판(100)으로 이루어지는 PNP 바이폴라 트랜지스터(Q1)와 두 번째 N정션, P형의 반도체 기판(100) 및 N웰(122)로 이루어지는 NPN 바이폴라 트랜지스터(Q2)가 존재한다.Herein, the structure of the discharge unit 14 will be described. In the discharge unit 14, a PNP including the first P junction 120, the N well 122, and the P-type semiconductor substrate 100 in the N well 122 is described. There is a bipolar transistor Q1 and an NPN bipolar transistor Q2 consisting of a second N junction, a P-type semiconductor substrate 100 and an N well 122.
계속하여, N웰(122)로 유입되는 포화전류(Is)는 PNP 바이폴라 트랜지스터(Q1)의 에미터인 사이리스터(SCR)의 첫 번째 P정션(120)에서 정공들이 유출되도록 한다. 유출되는 정공들의 흐름은 PNP 바이폴라 트랜지스터(Q1)의 베이스인 N웰(122)에서의 베이스전류(Ib_pnp)가 된다. 베이스 전류(Ib_pnp)로 인하여 PNP 바이폴라 트랜지스터(Q1)는 PNP 바이폴라 트랜지스터(Q1)의 전류이득(βpnp)에다 베이스 전류(Ib_pnp)를 곱한 전류값(βpnp×Ib_pnp)인 콜렉터 전류(Ic_pnp)를 흘리게 된다. 콜렉터 전류(Ic-pnp)는 PNP 바이폴라 트랜지스터(Q1)의 콜렉터인 P형의 반도체 기판(100)으로 유입된다.Subsequently, the saturation current Is flowing into the N well 122 causes holes to flow out of the first P junction 120 of the thyristor SCR, which is an emitter of the PNP bipolar transistor Q1. The flow of outflow holes becomes the base current Ib_pnp in the N well 122 that is the base of the PNP bipolar transistor Q1. Due to the base current Ib_pnp, the PNP bipolar transistor Q1 flows the current gain βpnp of the PNP bipolar transistor Q1 by the collector current Ic_pnp, which is a current value βpnp × Ib_pnp multiplied by the base current Ib_pnp. . The collector current Ic-pnp flows into the P-type semiconductor substrate 100 which is the collector of the PNP bipolar transistor Q1.
이 후, P형의 반도체 기판(100)으로 유입된 콜렉터 전류(Ic_pnp)는 NPN 바이폴라 트랜지스터(Q2)의 베이스인 P형의 반도체 기판(100)에서의 베이스 전류(Ib_npn)로 나타나며 NPN 바이폴라 트랜지스터(Q2)의 베이스 전압을 상승시킨다. 그리하여, NPN 바이폴라 트랜지스터(Q2)의 베이스와 접지전압에 연결된 에미터 사이에 순방향 전압이 걸리게 된다. 따라서, NPN 바이폴라 트랜지스터(Q2)의 에미터에서 방출되는 전자들은 베이스 전류(Ib-npn)에 의해 NPN 바이폴라 트랜지스터(Q2)의 콜렉터인 사이리스터(SCR)의 첫 번째 N정션인 N웰(122)로 흡수되어 NPN 바이폴라 트랜지스터(Q2)의 콜렉터 전류(Ic-npn)를 형성한다. 콜렉터 전류(Ic-npn)는 다시 PNP 바이폴라 트랜지스터(Q1)의 베이스 전류(Ib_pnp)로 나타난다.Thereafter, the collector current Ic_pnp introduced into the P-type semiconductor substrate 100 is represented by the base current Ib_npn in the P-type semiconductor substrate 100 which is the base of the NPN bipolar transistor Q2, and the NPN bipolar transistor ( The base voltage of Q2) is raised. Thus, a forward voltage is applied between the base of the NPN bipolar transistor Q2 and the emitter connected to the ground voltage. Accordingly, electrons emitted from the emitter of the NPN bipolar transistor Q2 are transferred to the N well 122 which is the first N junction of the thyristor SCR of the collector of the NPN bipolar transistor Q2 by the base current Ib-npn. Is absorbed to form the collector current Ic-npn of the NPN bipolar transistor Q2. The collector current Ic-npn is again represented by the base current Ib_pnp of the PNP bipolar transistor Q1.
이러한 PNP 바이폴라 트랜지스터(Q1)와 NPN 바이폴라 트랜지스터(Q2)의 동작은 서로 연계되어 계속된다. 그리하여 최종적으로 사이리스트(SCR)는 도통하고, 도통된 사이리스트(SCR)을 통하여 전원전압(VDD)에 인가되는 고전압으로 인하여 발생하는 전하를 접지전압(VSS)으로 방전시킨다.The operation of the PNP bipolar transistor Q1 and the NPN bipolar transistor Q2 continues in conjunction with each other. Thus, the thyrist SCR finally conducts, and discharges the charge generated due to the high voltage applied to the power supply voltage VDD through the conducted thyrist SCR to the ground voltage VSS.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
상술한 본 발명의 정전하 방전 회로는 사이리스터의 게이트에 인가되는 트리거 전류를 이용하여 사이리스터를 "턴-온"시키므로 종래의 사이리스트에 인가된 "턴-온"전압에 비해 "턴-온"전압을 낮추어 정전하를 방전시킨다. 그러므로, 정전하 방전 회로는 CMOS 게이트 산화막을 손상시키지 않는다.The above-described electrostatic discharge circuit of the present invention "turns on" the thyristor by using the trigger current applied to the thyristor gate, so that the "turn-on" voltage compared to the "turn-on" voltage applied to the conventional thyristor To discharge the static charge. Therefore, the electrostatic discharge circuit does not damage the CMOS gate oxide film.
Claims (3)
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