KR20000044914A - Sense amplifier circuit - Google Patents

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이종상
차병권
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김영환
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Abstract

PURPOSE: A sense amplifier circuit is provided to improve high voltage sensing margin by converting the load ratio of a data output node in a reference memory cell in case of a source voltage over a certain source voltage. CONSTITUTION: A third PMOS transistor(P13) is connected between a source voltage terminal(Vcc) and a second node(K12) outputting the data of a reference memory cell(M12). Herein, the third PMOS transistor receives the output voltage of a source voltage detect circuit(14) passing through an inverter(I11). The load ratio of the second node is changed according to the output voltage of the source voltage detect circuit. When the source voltage is under a detect level, the output voltage of the source voltage detect circuit becomes low for enabling the second node. When the source voltage is over the detect level, the output voltage of the source voltage detect circuit becomes high for disabling the second node. The third PMOS transistor is turned on for a sense amplifier(11) to have different load from the load of low voltage.

Description

센스앰프 회로Sense amplifier circuit

본 발명은 센스앰프 회로에 관한 것으로, 특히 플래쉬 메모리 셀(Flash memory cell)의 프로그램 및 소거(Erase) 상태를 독출(Read)하기 위해 센스앰프의 부하 비(Load ratio)를 전원전압에 따라 가변적으로 설정함으로써, 고전압 센싱 마진(High Vcc sensing margin)을 개선할 수 있는 센스앰프 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier circuit, and in particular, in order to read a program and erase state of a flash memory cell, a load ratio of the sense amplifier is variable according to a power supply voltage. The present invention relates to a sense amplifier circuit capable of improving a high voltage sensing margin.

일반적으로, 종래에는 플래쉬 메모리 셀의 프로그램 및 소거 상태를 확인하기 위해 사용하는 기준 메모리 셀의 경우, 한가지 셀을 일정한 상태로 트리밍(Trimming: 특정한 전압 조건에서 일정한 전류가 흐르게 하는 기능)하여 메인(Main) 메모리 셀의 콘트롤 게이트 전압과 센스앰프의 부하 비율(Load ratio)을 변화시켜 프로그램 및 소거 확인 동작을 수행하게 된다.In general, in the case of a reference memory cell that is conventionally used to check the program and erase states of a flash memory cell, one cell is trimmed to a constant state (a function of causing a constant current to flow under a specific voltage condition) to be maintained as a main. The program and erase check operation is performed by changing the control gate voltage of the memory cell and the load ratio of the sense amplifier.

도 1은 종래의 센스앰프 회로도이다.1 is a conventional sense amplifier circuit diagram.

전원단자(Vcc) 및 접지단자(Vss)간에 제 1 PMOS 트랜지스터(P1), 제 1 NMOS 트랜지스터(N1) 및 메인(Main) 메모리 셀(M1)이 직렬로 접속된다. 상기 메인 메모리 셀(M1)의 입력으로는 메인 메모리 셀(M1)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 1 PMOS 트랜지스터(P1)의 입력으로는 접지전압(Vss)이 공급된다.The first PMOS transistor P1, the first NMOS transistor N1, and the main memory cell M1 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The control gate voltage Vg for driving the main memory cell M1 is supplied to the main memory cell M1. The ground voltage Vss is supplied to the input of the first PMOS transistor P1.

상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 PMOS 트랜지스터(P2), 제 2 NMOS 트랜지스터(N2) 및 기준(Reference) 메모리 셀(M2)이 직렬로 접속된다. 상기 기준 메모리 셀(M2)의 입력으로는 기준 메모리 셀(M2)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 그리고, 상기 제 1 및 제 2 NMOS 트랜지스터(N1 내지 N2)의 게이트 입력으로는 각각의 비트라인(BL 및 BLr) 전압 및 인에이블 신호(enb)를 입력으로 하는 제 1 및 제 2 노아(NOR)게이트(2 및 3)의 출력이 공급된다. 상기 제 2 PMOS 트랜지스터(P2)의 입력으로는 접지전압(Vss)이 공급된다.A second PMOS transistor P2, a second NMOS transistor N2, and a reference memory cell M2 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The control gate voltage Vg for driving the reference memory cell M2 is supplied to the reference memory cell M2. The first and second NORs having the bit lines BL and BLr voltage and the enable signal enb as inputs to the gate inputs of the first and second NMOS transistors N1 to N2, respectively. The outputs of the gates 2 and 3 are supplied. The ground voltage Vss is supplied to the input of the second PMOS transistor P2.

또한, 상기 메인 메모리 셀(M1)의 데이터가 출력되는 제 1 노드(K1)의 전압 및 상기 기준 메모리 셀(M2)의 데이터가 출력되는 제 2 노드(K2)의 전압은 각각 센스앰프(1)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다.In addition, the voltage of the first node K1 to which the data of the main memory cell M1 is output and the voltage of the second node K2 to which the data of the reference memory cell M2 is output are respectively sense amplifiers 1. The sensing is output through the output terminal (Dout).

도 2는 도 1의 등가 회로도로서, 제 1 및 제 2 PMOS 트랜지스터(P1 및 P2)는 제 1 및 제 2 저항(R1 및 R2) 성분으로 표현되며, 제 1 저항(R1) 값은 R이고, 제 2 저항(R2) 값은 R/N 값을 갖게 된다. 셀은 전류(Current) 소스로 표현되었다. 즉, 메인 메모리 셀(M1)을 통해 흐르는 전류(Icell)와, 기준 메모리 셀(M2)을 통해 흐르는 전류(Iref)로 표현되었다. 이를 수학식으로 유도하면, [수학식 1]과 [수학식 2]와 같이 된다.FIG. 2 is an equivalent circuit diagram of FIG. 1, wherein the first and second PMOS transistors P1 and P2 are represented by the first and second resistors R1 and R2, and the value of the first resistor R1 is R. The value of the second resistor R2 has an R / N value. The cell is represented as a current source. That is, the current I cell flowing through the main memory cell M1 and the current I ref flowing through the reference memory cell M2 are represented. Deriving this into Equation, Equation 1 and Equation 2 are obtained.

K1=Vcc-IcellRK1 = Vcc-I cell R

예를 들어, Icell과Iref가 같다고 가정하면, K1<K2 로 되고, K1=K2 가 성립되기 위해서는 비트라인(BL)에 흐르는 전류는 [수학식 3]과 같이 되어야 한다.For example, assuming that I cell and I ref are equal, K1 <K2, and in order for K1 = K2 to be established, a current flowing in the bit line BL must be expressed by Equation 3 below.

즉, [수학식 3]에서 PMOS 트랜지스터(P1 및 P2)의 부하 비(Load ratio) 만큼 메인 메모리 셀(M1)로 흐르는 전류가 크게 된다. 결국, [수학식 3]에 따라서 Icell의 값이 (1/N)Iref가 되는 경우에는 센스앰프(1)가 트리밍 된다. Icell과Iref는 전원전압(Vcc)에 비례하여 변하는 값을 갖게 된다. 즉, [수학식 4]와 같이 표현된다.That is, in [Equation 3], the current flowing to the main memory cell M1 is increased by the load ratio of the PMOS transistors P1 and P2. As a result, when the value of I cell becomes (1 / N) I ref according to [Equation 3], the sense amplifier 1 is trimmed. I cell and I ref have values that change in proportion to the power supply voltage Vcc. That is, it is expressed as [Equation 4].

[수학식 4]에서 Vt는 도 1의 메모리 셀의 문턱전압(Vt)이다.In Equation 4, Vt is the threshold voltage Vt of the memory cell of FIG.

상기 [수학식 3]과 [수학식 4]의 결과로서, 전원전압(Vcc)에 따른 전류의 변화를 도 3에 나타내었다.As a result of [Equation 3] and [Equation 4], the change of the current according to the power supply voltage (Vcc) is shown in FIG.

도 3에서, 기울기 3과 2는 서로 다른 문턱전압(Vt)을 갖는 메모리 셀의 전류 그래프이다. 문턱전압(Vt)은 기울기 2의 셀이 더 높음을 알 수 있다. 보통 플래쉬 메모리에서는 문턱전압(Vt)이 일정한 문턱전압(Vt1)이상으로 되어있는 셀은 프로그램된 셀이라 하며, 내부 알고리즘에 의해 데이터를 기록할 때, 셀의 문턱전압(Vt)을 일정한 문턱전압(Vt1) 이상(프로그램된 셀, 데이터 '0') 또는 일정한 문턱전압(Vt2) 이하(소거된 셀, 데이터 '1')가 되도록 한다.3, slopes 3 and 2 are current graphs of memory cells having different threshold voltages Vt. It can be seen that the threshold voltage Vt is higher in the cell of the slope 2. In a flash memory, a cell having a threshold voltage Vt above a predetermined threshold voltage Vt1 is a programmed cell. When writing data by an internal algorithm, the cell's threshold voltage Vt is defined as a constant threshold voltage. Vt1) or more (programmed cell, data '0') or below a predetermined threshold voltage Vt2 (erased cell, data '1').

기울기 1은 Iref가 기울기 3의 전류 특성을 갖는다고 가정할 때, [수학식 3]의 결과로 센스앰프(1)가 트리밍 하기 위한 Icell의 전류 값이다. 기울기 1의 아래쪽 영역의 전류를 갖는 셀은 프로그램된 셀이고, 반대로 위쪽 영역의 전류를 갖는 셀은 소거된 셀로 센싱되게 된다.Slope 1 is a current value of I cell for trimming the sense amplifier 1 as a result of Equation 3, assuming that I ref has a current characteristic of slope 3. The cell with the current in the lower region of the slope 1 is a programmed cell, whereas the cell with the current in the upper region is sensed as an erased cell.

기울기 2의 경우 전원전압(Vcc)이 높아질수록 프로그램된 셀에 대한 독출 마진(Margin2)이 줄어들게 되고, 전원전압(Vcc)이 계속 높아지면(A), 더 이상 프로그램된 셀로 독출 되지 않게 된다. 따라서, 이러한 결과로 인해 고전압(High Vcc)에서 프로그램된 셀이 독출 동작시 페일(Fail)되므로 디바이스(Device)를 페일(Fail)시키게 되는 단점이 있다.In the case of the slope 2, as the power supply voltage Vcc increases, the read margin Margin2 for the programmed cell decreases, and when the power supply voltage Vcc continues to increase (A), it is no longer read out to the programmed cell. Therefore, due to such a result, a cell programmed at a high voltage (High Vcc) fails during a read operation, thereby failing to fail the device.

즉, 종래의 센스앰프는 PMOS 트랜지스터의 로드(Load)가 고정(Fix)되어 있어 전원전압(Vcc) 증가에 따른 프로그램된 셀의 전류 증가로 인해 셀이 불량(Fail)으로 판정되는 단점이 있다.That is, the conventional sense amplifier has a disadvantage in that the load of the PMOS transistor is fixed and the cell is determined to be a failure due to an increase in the programmed cell current due to an increase in the power supply voltage Vcc.

따라서, 본 발명은 플래쉬 메모리 셀의 프로그램 및 소거 상태를 독출하기 위해 전원전압을 검출하여 전원전압이 일정한 전원전압 이상으로 될 때 기준 메모리 셀의 데이터 출력 노드의 로드 비를 변경함으로써, 상기한 단점을 해소할 수 있는 센스앰프 회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention solves the above-mentioned disadvantages by changing the load ratio of the data output node of the reference memory cell when the power supply voltage is detected and the power supply voltage becomes higher than a predetermined power supply voltage to read the program and erase states of the flash memory cell. The purpose is to provide a sense amplifier circuit that can be eliminated.

상술한 목적을 달성하기 위한 본 발명에 따른 센스앰프 회로는 전원단자 및 접지단자간에 직렬로 접속되는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 메인 메모리 셀과, 상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 기준 메모리 셀과, 상기 메인 메모리 셀의 출력 데이터 및 상기 메모리 셀의 출력 데이터에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스앰프와, 상기 전원단자 및 상기 기준 메모리 셀의 데이터 출력 노드간에 접속되며 인버터를 경유한 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 한다.A sense amplifier circuit according to the present invention for achieving the above object is a first PMOS transistor, a first NMOS transistor and a main memory cell connected in series between a power supply terminal and a ground terminal, and connected in series between the power supply terminal and a ground terminal. A second PMOS transistor, a second NMOS transistor and a reference memory cell, a sense amplifier for outputting a voltage sensed as an output terminal according to the output data of the main memory cell and the output data of the memory cell, the power terminal and And a third PMOS transistor connected between data output nodes of the reference memory cell and having an output voltage of the power supply voltage detection circuit via an inverter as an input.

도 1은 종래의 센스앰프 회로도.1 is a conventional sense amplifier circuit diagram.

도 2는 도 1의 등가 회로도.2 is an equivalent circuit diagram of FIG. 1.

도 3은 도 1을 설명하기 위해 도시한 메모리 셀의 독출 마진을 나타낸 도면.FIG. 3 is a view illustrating a read margin of a memory cell illustrated for explaining FIG. 1. FIG.

도 4는 본 발명에 따른 센스앰프 회로도.4 is a sense amplifier circuit diagram according to the present invention.

도 5는 도 4를 설명하기 위해 도시한 메모리 셀의 독출 마진을 나타낸 도면.FIG. 5 is a view illustrating a read margin of a memory cell illustrated for explaining FIG. 4. FIG.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1, 11: 센스앰프 M1, M11: 메인 메모리 셀1, 11: sense amplifiers M1, M11: main memory cell

M2, M12: 기준 메모리 셀 14: 전원전압 검출회로M2, M12: reference memory cell 14: power supply voltage detection circuit

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 4는 본 발명에 따른 센스앰프 회로도이다.4 is a sense amplifier circuit diagram according to the present invention.

전원단자(Vcc) 및 접지단자(Vss)간에 제 1 PMOS 트랜지스터(P11), 제 1 NMOS 트랜지스터(N11) 및 메인 메모리 셀(M11)이 직렬로 접속된다. 상기 메인 메모리 셀(M11)의 입력으로는 메인 메모리 셀(M11)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 1 PMOS 트랜지스터(P11)의 입력으로는 접지전압(Vss)이 공급된다.The first PMOS transistor P11, the first NMOS transistor N11, and the main memory cell M11 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The control gate voltage Vg for driving the main memory cell M11 is supplied to the main memory cell M11. The ground voltage Vss is supplied to the input of the first PMOS transistor P11.

상기 전원단자(Vcc) 및 접지단자(Vss)간에 제 2 PMOS 트랜지스터(P12), 제 2 NMOS 트랜지스터(N12) 및 기준 메모리 셀(M12)이 직렬로 접속된다. 상기 기준 메모리 셀(M12)의 입력으로는 기준 메모리 셀(M12)을 구동하기 위한 콘트롤 게이트 전압(Vg)이 공급된다. 상기 제 2 PMOS 트랜지스터(P12)의 입력으로는 전원전압(Vcc) 검출회로(14)의 출력 전압이 공급된다.A second PMOS transistor P12, a second NMOS transistor N12, and a reference memory cell M12 are connected in series between the power supply terminal Vcc and the ground terminal Vss. The control gate voltage Vg for driving the reference memory cell M12 is supplied to the reference memory cell M12. The output voltage of the power supply voltage Vcc detection circuit 14 is supplied to the input of the second PMOS transistor P12.

그리고, 상기 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)의 게이트 입력으로는 비트라인(BL 및 BLr) 전압 및 인에이블신호(enb)를 각각 입력으로 하는 제 1 및 제 2 노아(NOR)게이트(12 및 13)의 출력 전압이 공급된다.In addition, first and second NOR gates having bit line BL and BLr voltages and an enable signal enb as inputs, respectively, as gate inputs of the first and second NMOS transistors N11 and N12. The output voltages of 12 and 13 are supplied.

또한, 상기 메인 메모리 셀(M11)의 데이터가 출력되는 제 1 노드(K11)의 전압 및 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)의 전압은 각각 센스앰프(11)를 통해 센싱되어 출력단자(Dout)로 출력되게 된다.In addition, the voltage of the first node K11 to which data of the main memory cell M11 is output and the voltage of the second node K12 to which data of the reference memory cell M12 is output are respectively sense amplifiers 11. The sensing is output through the output terminal (Dout).

한편, 상기 전원단자(Vcc) 및 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)간에는 인버터(I11)를 경유한 상기 전원전압(Vcc) 검출회로(14)의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터(P13)가 접속된다.On the other hand, between the power supply terminal Vcc and the second node K12 where the data of the reference memory cell M12 is outputted, the output voltage of the power supply voltage Vcc detection circuit 14 via the inverter I11 is applied. The third PMOS transistor P13 serving as an input is connected.

상술한 바와 같은 본 발명의 특징은 전원전압(Vcc)을 검출하기 위한 전원전압 검출회로(14)의 출력 전압에 따라 상기 기준 메모리 셀(M12)의 데이터가 출력되는 제 2 노드(K12)의 부하 비(Load ratio)를 변경하게 된다. 전원전압(Vcc)이 전원전압 검출 레벨 이하이면, 상기 전원전압 검출회로(14)의 출력 전압은 로우 상태로 되어 상기 제 2 노드(K12)를 인에이블(Enable)시키게 되고, 전원전압(Vcc)이 전원전압 검출 레벨 이상이면, 상기 전원전압 검출회로(14)의 출력 전압은 하이 상태로 되어 상기 제 2 노드(K12)를 디스에이블(Disable)시키게 되고, 상기 제 3 PMOS 트랜지스터(P13)가 턴온 되어 센스앰프(11)가 저전압(Low Vcc)일 때와는 다른 부하(Load) 값을 갖게 된다.As described above, the present invention is characterized in that the load of the second node K12 to which data of the reference memory cell M12 is output in accordance with the output voltage of the power supply voltage detection circuit 14 for detecting the power supply voltage Vcc. Change the load ratio. When the power supply voltage Vcc is equal to or lower than the power supply voltage detection level, the output voltage of the power supply voltage detection circuit 14 becomes low to enable the second node K12, and thus the power supply voltage Vcc. When the power supply voltage detection level is equal to or higher than the power supply voltage detection level, the output voltage of the power supply voltage detection circuit 14 becomes high to disable the second node K12, and the third PMOS transistor P13 is turned on. Therefore, the sense amplifier 11 has a different load value than when the low voltage (Low Vcc).

도 5는 본 발명에 따른 독출 마진을 설명하기 위해 도시한 도면이다.5 is a view illustrating a read margin according to the present invention.

센스앰프(11)의 트리밍은 기울기 1과 같이 고정된 것이 아니고, 기울기 4로도 나타낸다. 기울기 4는 전원전압 검출 회로의 출력전압을 기준으로 서로 다른 기울기를 나타낸 것이다. 따라서, 종래의 센스앰프는 'A' 지점 이상의 전원전압에서 프로그램된 셀이 페일(Fail)로 판정되었으나, 본 발명의 센스앰프는 그보다 높은 'B' 지점에서 페일(Fail)됨을 알 수 있다. 이와 같이 본 발명은 고전압(High) 독출 마진을 갖게 된다.The trimming of the sense amplifier 11 is not fixed as in the inclination 1, but is also shown as the inclination 4. The slope 4 shows different slopes based on the output voltage of the power supply voltage detection circuit. Therefore, the conventional sense amplifier is determined that the cell programmed at the power supply voltage of the 'A' point or more as a fail (Fail), it can be seen that the sense amplifier of the present invention (Fail) at a higher 'B' point. As such, the present invention has a high read margin.

상술한 바와 같이 본 발명에 의하면 플래쉬 메모리 셀의 프로그램 및 소거 상태를 독출하기 위해 전원전압을 검출하여 전원전압이 일정한 전원전압 이상으로 될 때 기준 메모리 셀의 데이터 출력 노드의 로드 비를 변경함으로써, 고전압 센싱 마진을 개선할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, a high voltage is detected by changing a load ratio of a data output node of a reference memory cell when a power supply voltage is detected to read a program and erase state of a flash memory cell and when the power supply voltage becomes higher than or equal to a constant power supply voltage. This is an excellent effect to improve the sensing margin.

Claims (3)

전원단자 및 접지단자간에 직렬로 접속되는 제 1 PMOS 트랜지스터, 제 1 NMOS 트랜지스터 및 메인 메모리 셀과,A first PMOS transistor, a first NMOS transistor, and a main memory cell connected in series between a power supply terminal and a ground terminal; 상기 전원단자 및 접지단자간에 직렬로 접속되는 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터 및 기준 메모리 셀과,A second PMOS transistor, a second NMOS transistor, and a reference memory cell connected in series between the power supply terminal and the ground terminal; 상기 메인 메모리 셀의 출력 데이터 및 상기 메모리 셀의 출력 데이터에 따라 출력단자로 센싱된 전압을 출력하기 위한 센스앰프와,A sense amplifier for outputting a voltage sensed by an output terminal according to output data of the main memory cell and output data of the memory cell; 상기 전원단자 및 상기 기준 메모리 셀의 데이터 출력 노드간에 접속되며 인버터를 경유한 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 제 3 PMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 센스앰프 회로.And a third PMOS transistor connected between the power supply terminal and the data output node of the reference memory cell and inputting an output voltage of the power supply voltage detection circuit via an inverter. 제 1 항에 있어서,The method of claim 1, 상기 제 2 PMOS 트랜지스터는 상기 전원전압 검출회로의 출력 전압을 입력으로 하는 것을 특징으로 하는 센스앰프 회로.And said second PMOS transistor receives an output voltage of said power supply voltage detection circuit as an input. 제 1 항에 있어서,The method of claim 1, 상기 센스앰프의 출력 데이터는 상기 전원전압 검출회로의 출력 전압에 따라 변화되는 상기 기준 메모리 셀의 데이터 출력 노드 값에 따라 결정되는 것을 특징으로 하는 센스앰프 회로.And the output data of the sense amplifier is determined according to a data output node value of the reference memory cell which is changed according to the output voltage of the power supply voltage detection circuit.
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