KR20000043827A

KR20000043827A - Power saving device for processor

Info

Publication number: KR20000043827A
Application number: KR1019980060250A
Authority: KR
Inventors: 손우식
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-12-29
Filing date: 1998-12-29
Publication date: 2000-07-15
Also published as: KR100284288B1

Abstract

PURPOSE: A power saving device for a processor is provided to reduce power consumption of a full processor by minimizing power loss from an unused unit block, through stopping an operation of the unused unit block in a processor having a pipeline structure. CONSTITUTION: A power saving device for processor comprises a power decoding controller(110), multiplexers(120-1-n), and command executers(130-1-n). The power decoding controller(110) decodes a command, to decide either a power decoding, and to output control signals. The multiplexers(120-1-n) select a system clock by each control signal. The command executers(130-1-n) execute a corresponded command by receiving the system clock from each multiplexers(120-1-n). The power saving device stops an operation of an unused command executer in decoding the power.

Description

Power Saving Device and Method of Processor

본 발명은 프로세서에 관한 것으로 특히, 파이프라인 구조를 갖는 프로세서에 있어서 전력 절감 장치 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a processor, and more particularly, to an apparatus and method for power saving in a processor having a pipeline structure.

일반적으로 프로세서는 전력 관리를 위한 명령어를 구비하고 있어서 이를 프로그래머가 적절히 사용함으로써 전력 손실을 최소화할 수 있도록 하는 한다.In general, processors have instructions for power management that allow the programmer to use them properly to minimize power loss.

일반적인 프로세서의 경우 전력 관리 명령어는 전력 관리의 수준을 단계를 나누어 2∼3개의 명령어를 지원한다.In a typical processor, power management instructions support two to three instructions by dividing the level of power management.

대개의 경우 중앙 처리 장치, 주변 장치, 클럭 발생기 등을 따로 관리하도록 구성되어 있다.In most cases, they are configured to manage central processing units, peripherals, clock generators, and so on.

예를 들면, 기본적으로는 중앙 처리 장치의 동작만을 멈추하게 하고 그 다음 단계에서 주변 장치까지 멈추게 하며 마지막으로 클럭 발생기 자체도 멈추게 한다.For example, it basically stops the central processing unit only, stops the peripherals in the next step, and finally stops the clock generator itself.

일반적으로 중앙 처리 장치의 경우 명령어를 수행할 때 명령어에 따라 단위 블럭의 이용도가 각기 다르므로 모든 내부 블럭을 항상 사용할 필요는 없다.In general, the central processing unit does not always need to use all internal blocks because the utilization of unit blocks varies depending on the instruction.

예를 들면, 덧셈기의 경우 덧셈/뺄셈 연산 명령 이외에는 사용되지 않고 곱셈기의 경우 곱셈 연산에만 사용하는 등이다.For example, an adder is not used except for an addition / subtraction instruction, and a multiplier is used only for a multiplication operation.

물론 경우에 따라서는 곱셈기, 덧셈기가 다른 경우에도 동작할 필요가 있을 수 있지만 일반적으로 동작하는 경우는 한정되어 있다.Of course, in some cases it may be necessary to operate even when the multiplier and the adder are different, but the general operation is limited.

그러나, 종래의 기술은 명령어 수준에서 전력을 관리하는 경우 중앙 처리 장치의 세밀한 전력 관리를 하기가 매우 어려운 문제점이 있다.However, the conventional technology has a problem that it is very difficult to manage the power of the central processing unit in the case of managing power at the command level.

즉, 종래에는 사용하지 않는 블럭을 동작시킬 필요가 없지만 파이프 라인 구조이기 때문에 개별적인 명령어 수준에서는 필요없는 단위 블럭의 동작을 멈추는 것이 거의 불가능하다.That is, there is no need to operate a block that is not used conventionally, but because of the pipeline structure, it is almost impossible to stop the operation of the unit block that is not necessary at the individual instruction level.

따라서, 사용되지 않는 임의의 단위 블럭을 동작시킨다는 것은 필요없는 전력을 소모하는 일이 되므로 그 단위 블럭의 동작을 정지시킬 수 있는 방법이 필요하게 되었다.Therefore, operating an arbitrary unused unit block consumes unnecessary power, and thus a method capable of stopping the operation of the unit block is needed.

이에, 저전력 시스템에 대한 요구는 집적 회로 수준에서의 전력 관리로 이어졌고 현재는 회로를 이루는 단위 블럭 수준에서의 전력 관리까지 요구하게 되었다.Accordingly, the demand for low power systems has led to power management at the level of integrated circuits, and now requires power management at the unit block level of the circuit.

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 파이프라인 구조를 갖는 프로세서에서 사용이 필요없는 단위 블럭의 동작을 정지시킴으로써 사용하지 않는 단위 블럭에서의 전력 손실을 최소화함으로써 전체적인 프로세서의 전력 소모를 줄이도록 창안한 프로세서의 전력 절감 장치 및 방법을 제공함에 목적이 있다.Accordingly, the present invention is to reduce the overall processor power consumption by minimizing the power loss in the unused unit block by stopping the operation of the unit block that does not need to use in the pipelined processor to improve the conventional problem. An object of the present invention is to provide an apparatus and a method for reducing power of an inventive processor.

도 1은 본 발명의 실시를 위한 장치의 블럭도.1 is a block diagram of an apparatus for practicing the present invention.

도 2는 6단계 파이프라인 구조와 전력 메시지 벡터 구조를 보인 예시도.2 is an exemplary diagram illustrating a six-stage pipeline structure and a power message vector structure.

도 3은 임의의 블럭에 대한 전력 메시지 테이블의 예시도.3 is an illustration of a power message table for any block.

도 4는 도 3에서의 전력 메시지에 의한 동작 타이밍도.4 is an operation timing diagram according to the power message in FIG.

* 도면의 주요부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings

110 : 파워 디코딩 제어부 120-1∼120-N : 멀티플렉서110: power decoding control unit 120-1 to 120-N: multiplexer

130-1∼130-N : 명령 실행부130-1 to 130-N: instruction execution section

본 발명은 상기의 목적을 달성하기 위하여 파이프라인 구조의 마이크로 프로세서에 있어서, 명령어를 디코딩하여 파워 디코딩인지 판단하고 복수개의 제어 신호를 출력하는 파워 디코딩 제어부와, 각각의 제어 신호에 의해 시스템 클럭을 선택하는 복수개의 멀티플렉서와, 각각의 멀티플렉서로부터 시스템 클럭을 입력받아 해당 명령을 실행하는 복수개의 명령 실행부를 포함하여 구성함으로써 파워 디코딩시 상기 복수개의 명령 실행부중 필요없는 명령 실행부의 동작을 정지시키도록 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a microprocessor having a pipeline structure, the power decoding control unit deciding whether to decode the power to decode the power and outputting a plurality of control signals, and selecting a system clock by each control signal. And a plurality of multiplexers, and a plurality of command execution units that receive a system clock from each multiplexer and execute a corresponding command to stop an operation of an unnecessary command execution unit among the plurality of command execution units during power decoding. It is characterized by.

또한, 본 발명은 상기의 목적을 달성하기 위하여 입력 명령어를 디코딩하여 파워 디코딩인지 판단하는 단계와, 상기에서 파워 디코딩이면 이 후 단위 명령 실행에 대한 전력 메시지를 작성하는 단계와, 이 후 단위 명령 실행시 파이프라인 방식으로 입력되는 전력 메시지를 조합하여 동작이 필요없는 해당 단위 명령의 실행을 정지시키는 단계를 수행함을 특징으로 한다.In addition, the present invention is to decode the input command to achieve the above object to determine whether the power decoding, if the power decoding in the above, the step of creating a power message for the subsequent unit command execution, and then the unit command execution And combining power messages input in a time pipeline manner to stop execution of a corresponding unit command that does not require operation.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

도1 은 본 발명의 실시예를 보인 회로의 블록도로서 이에 도시한 바와 같이, 입력 명령어(INS)를 디코딩하여 파워 디코딩인지 판단하고 복수개의 제어 신호(CTL1∼CTLN)를 출력하는 파워 디코딩 제어부(110)와, 상기 파워 디코딩 제어부(110)에서의 각각의 제어 신호(CTL1∼CTLN)에 의해 시스템 클럭(CLK)을 선택하는 복수개의 멀티플렉서(120-1∼120-N)와, 상기 각각의 멀티플렉서(120-1∼120-N)로부터 시스템 클럭(CLK)을 입력받아 해당 명령을 실행하는 복수개의 명령 실행부(130-1∼130-N)를 파이프라인 구조의 프로세서에 포함하여 구성한다.1 is a block diagram of a circuit showing an embodiment of the present invention, as shown therein, a power decoding control unit which decodes an input instruction INS to determine whether it is power decoding, and outputs a plurality of control signals CTL1 to CTLN ( 110, a plurality of multiplexers 120-1 to 120-N for selecting a system clock CLK by the control signals CTL1 to CTLN of the power decoding control unit 110, and the respective multiplexers. A plurality of instruction execution units 130-1 to 130-N for receiving the system clock CLK from 120-1 to 120-N and executing the corresponding instructions are included in the pipelined processor.

상기 멀티플렉서(120-1∼120-N)는 각각의 제어 신호(CTL1∼CTLN)가 액티브될 때 시스템 클럭(CLK)을 전송하기 위한 게이트 로직으로 구성한다.The multiplexers 120-1 to 120 -N are configured with gate logic for transmitting the system clock CLK when the control signals CTL1 to CTLN are activated.

이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the embodiment of the present invention configured as described above are as follows.

본 발명에서의 전력 관리는 전력 디코딩과 전력 메시지를 이용하여 이루어진다.Power management in the present invention is achieved using power decoding and power messages.

전력 디코딩이란 파이프라인의 디코딩 단계에서 전력 메시지를 생성하기 위한 작업을 말하며, 전력 메시지란 전력 디코딩 이후의 단위 블럭의 이용도를 파이프 라인 단계별로 표시한 것을 말한다.The power decoding refers to an operation for generating a power message in the decoding stage of the pipeline, and the power message refers to the pipeline stage indicating the utilization of the unit block after the power decoding.

따라서, 전력 관리를 위해 단위 블럭의 동작을 정지시키기 위해서는 우선 현재의 명령어가 그 단위 블럭의 사용을 요구하는지를 알아야 하고 그 다음으로 그 정보를 이용하여 그 블럭의 동작을 정지시켜야 한다.Therefore, in order to stop the operation of a unit block for power management, it is necessary to first know whether the current instruction requires the use of the unit block, and then use the information to stop the operation of the block.

여기서, 주의할 점은 파이프라인 구조를 가지는 프로세서의 경우 그 블럭의 이용은 이전 명령어들에 의해서도 요구될 수 있다는 점이다.It should be noted that in the case of a processor having a pipeline structure, the use of the block may be required by previous instructions.

본 발명을 도2 와 같은 6단계의 파이프라인 구조 및 전력 메시지 벡터의 구조를 예를 들어 설명하면 다음과 같다.Referring to the present invention with reference to the pipeline structure of the six steps and the structure of the power message vector as shown in Figure 2 as follows.

여기서, 파이프 라인은 P(prefetch), F(fetch), D(decode), A(access), R(read), E(execute) 단계로 이루어지며, D단계에서 명령어에 대한 전력 디코딩이 이루어진다.In this case, the pipeline consists of P (prefetch), F (fetch), D (decode), A (access), R (read), E (execute) stage, the power decoding for the instruction in the D stage.

먼저, 파워 디코딩 제어부(110)는 입력 명령어(INS)를 디코딩하여 제어 신호(CTL1∼CTLN)를 멀티플렉서(120-1∼120-N)에 각기 출력한다.First, the power decoding control unit 110 decodes the input command INS and outputs the control signals CTL1 to CTLN to the multiplexers 120-1 to 120 -N, respectively.

이때, 멀티플렉서(120-1∼120-N)가 앤드게이트 로직으로 구성되엇다고 가정하는 경우 각각의 제어 신호(CTL1∼CTL-N)가 '1'로 액티브되면 시스템 클럭(CLK)을 각기 전송하므로써 제1∼제N 명령 실행부(130-1∼130-N)가 해당 명령을 각기 실행하게 된다.At this time, when the multiplexers 120-1 to 120-N are composed of the AND gate logic, when the respective control signals CTL1 to CTL-N are activated to '1', the system clocks CLK are transmitted. The first to Nth instruction execution units 130-1 to 130-N execute the respective commands.

따라서, 파워 디코딩 제어부(110)가 도2 에서와 같이 D 단계에서 전력 디코딩을 수행하는 경우 그 D 단계의 바로 다음 단계인 A 단계부터 적용된다고 가정하면 A 단계를 실행하기 전에 해당 단위 블럭에 전력 메시지를 전달하여야 한다.Therefore, when the power decoding control unit 110 performs power decoding in the D stage as shown in FIG. 2, it is assumed that the power decoding control unit 110 is applied from the A stage, which is the next stage of the D stage, to the power message in the corresponding unit block before executing the A stage. Must be delivered.

이때, 전력 메시지는 전력을 관리하고자 하는 파이프라인 단계만큼의 길이를 가지며, 본 발명에서는 도2 에 도시한 전력 메시지 벡터만큼의 길이인 '3'이 된다.At this time, the power message has a length as long as the pipeline stage to manage power, and in the present invention, becomes '3' which is the length of the power message vector shown in FIG.

이에 따라, 파워 디코딩 제어부(110)는 전력 메시지를 작성하여 큐(Queue)에 저장하게 된다.Accordingly, the power decoding control unit 110 generates a power message and stores it in a queue.

도3 은 A 단계에 대한 전력 메시지를 보인 예시도이다.3 is an exemplary view showing a power message for step A;

이때, 파워 디코딩 제어부(110)는 A 단계를 실행하기 이전에 전력 메시지를 판독하여 명령 실행부(130-1∼130-N)중 사용하지 않을 명령 실행부를 판단하게 된다.At this time, the power decoding control unit 110 reads the power message before executing step A and determines the command execution unit not to be used among the command execution units 130-1 to 130 -N.

따라서, 파워 디코딩 제어부(110)는 사용하지 않을 명령 실행부의 동작 정지시키기 위하여 제어 신호(CTL1∼CTLN)중 해당 제어 신호를 인액티브시킴으로써 멀티플렉서(120-1∼120-N)중 해당 멀티플렉서가 시스템 클럭(CLK)을 전송하지 못하도록 한다.Therefore, the power decoding control unit 110 inactivates the corresponding control signal of the control signals CTL1 to CTLN to stop the operation of the command execution unit that is not to be used, thereby causing the corresponding multiplexer of the multiplexers 120-1 to 120-N to clock the system. Do not transmit (CLK).

여기서, 해당 단위 블럭 즉, 명령 실행부(130-1∼130-N)중 사용하지 않는 명령 실행부의 동작 정지는 도4 의 타이밍도에 도시한 바와 같이, 큐(Queue)에 저장된 3개의 2진 벡터의 A,R,E 비트들의 조합으로 결정된다.Here, the operation stop of the instruction execution unit which is not used among the unit blocks, that is, the instruction execution units 130-1 to 130-N, is shown in the timing diagram of FIG. It is determined by the combination of A, R, and E bits of the vector.

즉, 가장 최근에 들어온 전력 메시지의 첫 번째 비트, 그 전 메시지의 두 번째 비트, 큐의 끝에 있는 메시지의 세 번째 비트들중 하나라도 '1'이라면 그 단위 블럭은 그 단계에서 동작하고, 모두 '0'이라면 해당 단위 블럭의 동작은 정지되는 것으로, 현재 단계에 해당하는 비트들의 조합으로 그 블럭의 클럭 마스크를 생성함으로써 그 단위 블럭의 동작을 정지시키게 된다.That is, if any one of the first bit of the most recently received power message, the second bit of the previous message, or the third bit of the message at the end of the queue is' 1 ', the unit block operates at that stage, and all of the' If 0 ', the operation of the unit block is stopped, and the operation of the unit block is stopped by generating a clock mask of the block with a combination of bits corresponding to the current step.

한편, 상기에서 전력 메시지는 파이프라인의 형태와 전력 관리를 하고자 하는 단위 블럭의 종류에 따라 바뀔 수 있다.Meanwhile, the power message may be changed according to the type of pipeline and the type of unit block to manage power.

상기에서 상세히 설명한 바와 같이 본 발명은 중앙 처리 장치의 단위 블럭별로 전력을 관리함으로써 명령어 수준에서의 관리보다 전력 소모를 줄일 수 있는 효과가 있다.As described in detail above, the present invention has the effect of reducing power consumption than managing at the command level by managing power for each unit block of the central processing unit.

이러한 본 발명은 집적 회로에 적용하면 부품의 저전력화에 기여할 수 있다.The present invention can contribute to the lower power of components when applied to integrated circuits.

Claims

A microprocessor of a pipeline structure, comprising: a power decoding control unit for decoding an instruction to determine whether it is power decoding and outputting a plurality of control signals, a plurality of multiplexers for selecting a system clock by each control signal, and a plurality of multiplexers And a plurality of command execution units configured to receive a system clock and execute a corresponding command, thereby stopping the operation of an unnecessary command execution unit among the plurality of command execution units during power decoding.

The apparatus of claim 1, wherein the plurality of multiplexers are configured with gate logic to block a system clock transmission to each command execution unit when each control signal is inactivated.

The method of claim 1, wherein the power decoding control unit is configured to control the operation of the unit block by creating a power message for the unit block during power decoding, storing in the queue and combining the power message bits for each instruction step. Power saving device for the processor.

4. The apparatus of claim 3, wherein the combination of power message bits is an AND operation.

A method of executing a command in a pipelined manner, the method comprising: a first step of decoding an input command to determine whether it is power decoding, and a second step of writing a power message for execution of a unit command after the power decoding, And a third step of stopping execution of a corresponding unit instruction requiring no operation by combining power messages input in a pipelined manner when executing a unit instruction after the execution of the unit instruction.