KR20000042658A - Signal level compensator of digital receiver - Google Patents
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Abstract
본 발명은 가장 가까운 거리와 가장 먼거리에서 전송되어온 수신 IF 신호의 레벨을 보상하는데 적당한 디지털 수신기의 신호레벨 보상장치에 관한 것이다. 이 장치는 수신 IF 입력 신호를 AGC 롬의 적분값에 따라 소정 레벨로 전압 증폭하여 IF 신호로 출력하는 전압 제어 증폭기, IF 신호를 국부 발진주파수에 따라 기저대역 신호인 I/Q 신호로 복조하는 I/Q 복조기, 복조된 I/Q신호의 각각에 대해 필요한 대역으로 잘라내어 증폭기로 전송하는 복수개의 이중 급전 장치, 대역 전송된 I/Q신호를 증폭하는 복수개의 증폭기, 증폭된 I/Q 신호의 잡음 발생을 억제하는 복수개의 저역필터, I/Q 신호를 아날로그/디지털 변환하는 복수개의 A/D 컨버터, 디지털 I/Q신호를 순차적으로 제곱 연산하여 디지털 신호로 출력하는 I2/Q2AGC 롬, I2/Q2AGC 롬을 통해 연산된 디지털 신호를 아날로그 신호로 변환 출력하는 D/A 컨버터, 변환된 아날로그 신호를 전압 적분값으로 상기 전압 제어 증폭기에 제공하는 적분기, 최종 디지털 I/Q 신호를 시분할로 다중 출력하는 시분할 멀티플렉서로 구성함을 특징으로 한다. 따라서 이 장치는 제곱 연산기와 가산기 역할을 수행하는 CDMA AGC 롬을 FPGA에 적용함으로써 로직 게이트 수를 줄여 연산시간을 빠르게 하고 고속 동작에 적합한 이점이 있다.The present invention relates to a signal level compensator of a digital receiver suitable for compensating the level of a received IF signal transmitted at the closest and farthest distances. This device is a voltage control amplifier that voltage-amplifies a received IF input signal to a predetermined level according to the AGC ROM's integral value and outputs it as an IF signal. / Q demodulator, a plurality of dual feeders for each of the demodulated I / Q signal cut into the required band and transmitted to the amplifier, a plurality of amplifiers to amplify the banded I / Q signal, noise of the amplified I / Q signal A plurality of low pass filters that suppress generation, a plurality of A / D converters for analog / digital conversion of I / Q signals, an I 2 / Q 2 AGC ROM that sequentially squares digital I / Q signals and outputs them as digital signals, I 2 / Q 2 D / A converter that converts and outputs digital signal calculated through AGC ROM to analog signal, integrator that provides the converted analog signal as voltage integral value to the voltage control amplifier, final digital I / Q signal It is characterized by comprising a time division multiplexer for multiple output to the time division. Therefore, the device has a CDMA AGC ROM that acts as a square arithmetic and adder to the FPGA, reducing the number of logic gates to speed up computation time and provide high-speed operation.
Description
본 발명은 디지털 수신기에 관한 것으로서, 특히 가장 가까운 거리와 가장 먼거리에서 전송되어온 수신 IF 신호의 레벨을 보상하는데 적당한 디지털 수신기의 신호레벨 보상장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to digital receivers, and more particularly, to a signal level compensation device of a digital receiver suitable for compensating the level of a received IF signal transmitted at a closest distance and a longest distance.
일반적으로 디지털 수신방식인 코드분할 다중접속방식(code division multiple acess; 이하, CDMA라함) 기지국의 수신경로를 살펴보면, 앰프 및 송신안테나, 주파수 신호의 상향 조정을 수행하는 업 컨버터와, I/Q신호 전송로직을 형성하는 FPGA(field programmable gate array) 및 기저대역 신호를 처리하는 기저대역 신호처리부 등으로 이루어진다.In general, the reception path of a code division multiple access (CDMA) base station, which is a digital reception method, includes an up-converter for up-adjusting an amplifier, a transmission antenna, and a frequency signal, and an I / Q signal. A field programmable gate array (FPGA) forming a transmission logic and a baseband signal processing unit for processing a baseband signal are included.
이때 기저대역 신호처리부는 기저대역 신호인 I(inphase)/Q(quardrature)신호를 IF신호로 변환하는 동작을 수행하는데, I신호와 Q신호 레벨은 온도와 부품 각각의 특성 허용오차 등의 여러 가지 요인에 의해 불균형을 이루는 경우가 발생하며 두 신호레벨의 불균형은 RF 수신 특성에 악영향을 미치는 요소로 작용한다.At this time, the baseband signal processing unit converts the baseband signal I (inphase) / Q (quardrature) signal to IF signal, the I signal and Q signal level is various, such as temperature and characteristic tolerance of each component Unbalance is caused by factors, and unbalance of two signal levels acts as a detrimental effect on RF reception characteristics.
따라서 디지털 수신기에서는 입력되는 수신(Rx) IF 입력신호에 대해 I신호와 Q신호레벨의 불균형을 자동이득제어기(auto gain controller; 이하, AGC라함)로 피드백하여 일정한 값으로 전압 제어 증폭할 필요가 있다.Therefore, in the digital receiver, an imbalance between the I signal and the Q signal level needs to be fed back to the Rx IF input signal to an auto gain controller (hereinafter referred to as AGC) to amplify the voltage control to a constant value. .
도 1은 종래의 기술에 따른 디지털 수신기의 신호레벨 보상장치를 나타낸 블록도이다.1 is a block diagram showing a signal level compensation device of a digital receiver according to the prior art.
도 1을 참조하면 종래의 디지털 수신기는 수신(Rx) IF 입력 신호를 AGC 롬 테이블(18)의 적분값에 따라 소정 레벨로 전압 증폭하여 IF 신호로 출력하는 전압 제어 증폭기(11), 상기 IF 신호를 국부 발진주파수(70㎒)에 따라 기저대역 신호인 I/Q 신호로 복조하는 I/Q 복조기(12), 상기 복조된 I/Q신호의 각각에 대해 필요한 대역으로 잘라내어 증폭기(14)로 전송하는 복수개의 이중 급전 장치(13), 상기 대역 전송된 I/Q신호를 증폭하는 복수개의 증폭기(14), 상기 증폭된 I/Q 신호의 에일리어싱(aliasing)에 의한 잡음의 발생을 억제하는 복수개의 저역필터(15), 상기 I/Q 신호를 아날로그/디지털 변환하는 복수개의 A/D 컨버터(16), 상기 디지털 I/Q신호를 롬 테이블에 어드레스 신호로 입력하여 테이블 형태로 저장된 값을 읽어내어 I2+Q2-72db의 값으로 출력하는 AGC 롬 테이블(18), 상기 AGC 롬 테이블(18)을 통해 연산된 I2+Q2-72db의 디지털 신호를 아날로그 신호로 변환 출력하는 D/A 컨버터(19), 상기 I2+Q2-72db의 아날로그 신호를 전압 적분값으로 상기 전압 제어 증폭기(11)에 제공하는 적분기(20), 상기 디지털 I/Q 신호를 다음단의 디지털 신호처리기(도시생략됨)에 시분할로 다중 출력하는 시분할 멀티플렉서(17)로 구성되어 있다.Referring to FIG. 1, a conventional digital receiver voltage amplifies a received (Rx) IF input signal to a predetermined level according to an integral value of the AGC ROM table 18 and outputs the IF signal as an IF signal. I / Q demodulator 12 which demodulates into baseband signal I / Q signal according to local oscillation frequency (70MHz), and cuts into bands necessary for each of the demodulated I / Q signals and transmits them to amplifier 14 A plurality of dual power feeding devices 13, a plurality of amplifiers 14 for amplifying the band-transmitted I / Q signals, and a plurality of suppressing generation of noise due to aliasing of the amplified I / Q signals. A low pass filter 15, a plurality of A / D converters 16 for analog-to-digital conversion of the I / Q signal, and input the digital I / Q signal as an address signal to a ROM table to read out values stored in a table form. I 2 + Q 2 -72db value AGC ROM table 18 which outputs a, Group AGC ROM table 18 through the operation of I 2 + Q 2 -72db the digital signal converted to an analog signal output D / A converter 19, the voltage integral of the analog signal from the I 2 + Q 2 -72db to the An integrator 20 for providing the voltage control amplifier 11 with a value, and a time division multiplexer 17 for multiplexing the digital I / Q signal to a digital signal processor (not shown) in the next stage in time division. .
이와 같이 구성된 종래의 디지털 수신기의 신호레벨 보상동작을 설명하면 다음과 같다.The signal level compensation operation of the conventional digital receiver configured as described above is as follows.
먼저 전압 제어 증폭기(11)는 수신 레벨이 서로 다른 수신(Rx) IF 입력신호를 적분기(20)에서 제공되는 전압 적분값에 따라 일정한 레벨로 전압 증폭시킨 후 I/Q 복조기(12)로 출력한다.First, the voltage control amplifier 11 amplifies a received (Rx) IF input signal having a different reception level to a predetermined level according to the voltage integration value provided from the integrator 20 and outputs the voltage to the I / Q demodulator 12. .
이어서 I/Q 복조기(12)는 상기 IF 입력신호를 외부의 국부 발진주파수(70㎒)에 따라 복원에 적합한 낮은 주파수 레벨로 위상 천이한 후 기저대역신호인 I신호와 Q신호로 복원하여 출력한다.Subsequently, the I / Q demodulator 12 phase shifts the IF input signal to a low frequency level suitable for reconstruction according to an external local oscillation frequency (70 MHz), and then reconstructs and outputs the baseband signals as I and Q signals. .
그 다음 상기 복조된 I신호와 Q신호는 이중 급전 장치(13)를 통해 필요한 대역으로 분배되어 복수개의 증폭기(14)로 인가된다.The demodulated I and Q signals are then distributed to the required bands through the double feed device 13 and applied to the plurality of amplifiers 14.
그 다음 대역 분배된 I신호와 Q신호는 각각 복수개의 증폭기(14)와 저역필터(15)를 통해 증폭 및 잡음 제거된 후 복수개의 A/D 컨버터(16)에서 디지털 신호로 변환 출력된다.Subsequently, the band-distributed I and Q signals are amplified and noise-removed through the plurality of amplifiers 14 and the low pass filter 15, respectively, and then converted into digital signals by the plurality of A / D converters 16.
그 다음 시분할 멀티플렉서(17)는 상기 I신호와 Q신호를 디지털 신호처리기로 시분할로 다중 출력한다.The time division multiplexer 17 then multiplexes the I and Q signals to the digital signal processor in time division.
한편 상기 I신호와 Q신호를 AGC 롬 테이블을 통해 전압 적분값으로 전압 제어 증폭기(11)에 제공하는 과정을 설명하면 다음과 같다.Meanwhile, a process of providing the I and Q signals to the voltage control amplifier 11 through the AGC ROM table as a voltage integrated value will be described below.
먼저 AGC 롬 테이블(18)은 I신호와 Q신호가 4비트씩 인가되므로 8×256개의 AGC 롬 테이블로 구성되어 있다.First, the AGC ROM table 18 is composed of 8 x 256 AGC ROM tables because the I and Q signals are applied by 4 bits.
따라서 상기 AGC 롬 테이블(18)은 I/Q 신호에 대해 8비트의 어드레스가 지정되면 테이블 형태로 저장된 I2신호와 Q2신호를 더한후 72db를 감산하여 출력한다. 여기서 상기 연산값에 대해 72db만큼 감산하는 이유는 가장 가까운 거리의 신호 레벨과 가장 먼거리의 신호레벨이 72db만큼의 신호 감쇠가 나타나기 때문에 전체의 출력값에서 72db만큼 감산한다.Accordingly, when an 8-bit address is specified for the I / Q signal, the AGC ROM table 18 adds the I 2 signal and the Q 2 signal stored in a table form, and then subtracts 72 db. The reason for subtracting 72db from the calculated value is that the signal attenuation of the nearest distance and the farthest signal level is 72db, so that the signal attenuation is reduced by 72db.
상기 AGC 롬 테이블(18)를 통해 출력된 I2+Q2-72db의 신호는 D/A 컨버터(19)를 통해 아날로그 신호로 변환 출력된다.The signal of I 2 + Q 2 -72db output through the AGC ROM table 18 is converted into an analog signal through the D / A converter 19.
이어서 상기 아날로그 신호는 적분기(20)를 통해 소정 레벨의 전압 적분값으로 출력된 후 전압 제어 증폭기(11)에 제공된다.The analog signal is then output through the integrator 20 to a voltage integrated value of a predetermined level and then provided to the voltage control amplifier 11.
이와 같이 구성되어 동작되는 종래의 디지털 수신기는 AGC 롬 테이블을 갖는 FPGA를 구현함에 있어서 8 by 8의 기억장치를 사용해야 하므로 8×256개의 롬 테이블이 필요하여 수신기의 구성이 고가이고, 한 개의 어드레스 라인이 구동해야 할 게이트 수가 256개로 너무 많아 수신 IF 입력신호들간에 지연속도가 달라져서 수신기의 고속 동작에 한계가 있다.In the conventional digital receiver configured and operated as described above, 8 by 8 8 memory devices are required to implement an FPGA having an AGC ROM table, which requires 8 × 256 ROM tables. Since the number of gates to be driven is so large as 256, there is a limit in the high-speed operation of the receiver because the delay speed varies between the received IF input signals.
또한 종래의 디지털 수신기는 구성 로직 블록들(configurable logic blocks; 이하, CLB라함)간에 라우팅이 필요하므로 신호의 지연이 발생되고, 특히 신호지연을 보상하기 위해 A/D컨버터에 30㎒의 주파수와 33ns 주기를 갖는 클럭을 제공해야 하므로 IMT-2000의 RSSI(receive signal strength indicatoer) ROM 테이블에 부적합한 문제점이 있다.In addition, since a conventional digital receiver requires routing between configurable logic blocks (hereinafter referred to as CLB), a signal delay occurs, and in particular, a frequency of 30 MHz and 33 ns in the A / D converter are used to compensate for the signal delay. Since a clock having a period must be provided, there is a problem in that the IMT-2000's receive signal strength indicator (RSSI) ROM table is not suitable.
따라서 본 발명은 상기한 종래의 디지털 수신기의 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 제곱 연산기와 가산기 역할을 수행하는 CDMA AGC 롬을 FPGA에 적용함으로써 로직 게이트 수를 줄여 연산시간을 빠르게 하고 고속 동작에 적합한 디지털 수신기의 신호레벨 보상장치를 제공함에 있다.Accordingly, the present invention has been made to solve the problems of the conventional digital receiver, and an object of the present invention is to apply a CDMA AGC ROM, which acts as a square operator and an adder, to an FPGA, thereby reducing the number of logic gates and increasing the computation time. The present invention provides a signal level compensation device of a digital receiver suitable for high speed operation.
도 1은 종래의 기술에 따른 디지털 수신기의 신호레벨 보상장치를 나타낸 블록도1 is a block diagram showing a signal level compensation device of a digital receiver according to the prior art
도 2는 본 발명에 따른 디지털 수신기의 신호레벨 보상장치를 나타낸 블록도2 is a block diagram showing a signal level compensation device of a digital receiver according to the present invention.
도 3은 도 2의 I2/Q2AGC 롬을 나타낸 상세도Figure 3 is a detailed view showing the I 2 / Q 2 AGC ROM of Figure 2
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
11 : 전압 제어 증폭기 12 : I/Q 복조기11: voltage control amplifier 12: I / Q demodulator
13 : 이중 급전 장치 14 : 증폭기13: dual feeder 14: amplifier
15 : 저역필터 16 : A/D 컨버터15: low pass filter 16: A / D converter
17 : 시분할 멀티플렉서 18 : AGC 롬 테이블17: time division multiplexer 18: AGC ROM table
18a, 18b :I2/Q2AGC 롬 19 : D/A 컨버터18a, 18b: I 2 / Q 2 AGC ROM 19: D / A converter
20 : 적분기 21a : I2곱셈기20: integrator 21a: I 2 multiplier
21b : Q2곱셈기 23 : 가산기21b: Q 2 multiplier 23: adder
24 : 버퍼 25 : 플립플롭24: buffer 25: flip-flop
상기한 목적을 달성하기 위한 본 발명에 따른 디지털 수신기의 신호레벨 보상장치의 특징은 수신 IF 입력 신호를 AGC 롬의 적분값에 따라 소정 레벨로 전압 증폭하여 IF 신호로 출력하는 전압 제어 증폭기, 상기 IF 신호를 국부 발진주파수에 따라 기저대역 신호인 I/Q 신호로 복조하는 I/Q 복조기, 상기 복조된 I/Q신호의 각각에 대해 필요한 대역으로 잘라내어 증폭기로 전송하는 복수개의 이중 급전 장치, 상기 대역 전송된 I/Q신호를 증폭하는 복수개의 증폭기, 상기 증폭된 I/Q 신호의 잡음 발생을 억제하는 복수개의 저역필터, 상기 I/Q 신호를 아날로그/디지털 변환하는 복수개의 A/D 컨버터, 상기 디지털 I/Q신호를 각각 순차적으로 제곱 연산하여 디지털 신호로 출력하는 I2/Q2AGC 롬, 상기 I2/Q2AGC 롬을 통해 연산된 디지털 신호를 아날로그 신호로 변환 출력하는 D/A 컨버터, 상기 아날로그 신호를 전압 적분값으로 상기 전압 제어 증폭기에 제공하는 적분기, 상기 디지털 I/Q 신호를 시분할로 다중 출력하는 시분할 멀티플렉서로 구성된 점에 있다.A feature of the signal level compensation device of the digital receiver according to the present invention for achieving the above object is a voltage control amplifier for voltage amplifying a received IF input signal to a predetermined level according to the integral value of the AGC ROM, and outputs it as an IF signal, the IF An I / Q demodulator for demodulating a signal into an I / Q signal which is a baseband signal according to a local oscillation frequency, a plurality of dual feeders for cutting each of the demodulated I / Q signals into necessary bands and transmitting them to an amplifier; A plurality of amplifiers for amplifying transmitted I / Q signals, a plurality of low pass filters for suppressing noise generation of the amplified I / Q signals, a plurality of A / D converters for analog-to-digital conversion of the I / Q signals, and digital outputs the I / Q signal into a digital signal by the square operation in sequence each I 2 / Q 2 AGC ROM, convert the digital signal operation through the I 2 / Q 2 AGC ROM into an analog signal output for Point is configured as a D / A converter, an integrator, a time division multiplexer that multiplexes and outputs the digital I / Q signal in time division to provide the control voltage to the analog signal to a voltage amplifier for the integrated value.
이하, 본 발명에 따른 디지털 수신기의 신호레벨 보상장치의 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a preferred embodiment of a signal level compensation device of a digital receiver according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 디지털 수신기의 신호레벨 보상장치를 나타낸 블록도이고, 도 3은 도 2의 분리된 자동 이득 제어기 롬 테이블을 나타낸 블록도이다.FIG. 2 is a block diagram showing a signal level compensation device of a digital receiver according to the present invention, and FIG. 3 is a block diagram showing a separate automatic gain controller ROM table of FIG.
도 2를 참조하면 본 발명의 디지털 수신기는 수신(Rx) IF 입력 신호를 AGC 롬(18)의 적분값에 따라 소정 레벨로 전압 증폭하여 IF 신호로 출력하는 전압 제어 증폭기(11), 상기 IF 신호를 국부 발진주파수(70㎒)에 따라 기저대역 신호인 I/Q 신호로 복조하는 I/Q 복조기(12), 상기 복조된 I/Q신호의 각각에 대해 필요한 대역으로 잘라내어 증폭기(14)로 전송하는 복수개의 이중 급전 장치(13), 상기 대역 전송된 I/Q신호를 증폭하는 복수개의 증폭기(14), 상기 증폭된 I/Q 신호의 에일리어싱(aliasing)에 의한 잡음의 발생을 억제하는 복수개의 저역필터(15), 상기 I/Q 신호를 아날로그/디지털 변환하는 복수개의 A/D 컨버터(16), 상기 디지털 I/Q신호를 롬 테이블에 어드레스 신호로 입력하여 테이블 형태로 저장된 값을 읽어내어 (I2+Q2)+128-72db의 값으로 출력하는 I2/Q2AGC 롬(18a, 18b), 상기 I2/Q2AGC 롬(18a, 18b)을 통해 연산된 (I2+Q2)+128-72db의 디지털 신호를 아날로그 신호로 변환 출력하는 D/A 컨버터(19), 상기 (I2+Q2)+128-72db의 아날로그 신호를 전압 적분값으로 상기 전압제어증폭기(11)에 제공하는 적분기(20), 상기 디지털 I/Q 신호를 다음단의 디지털 신호처리기(도시생략됨)에 시분할로 다중 출력하는 시분할 멀티플렉서(17)로 구성되어 있다.Referring to FIG. 2, the digital receiver of the present invention voltage-amplifies the received (Rx) IF input signal to a predetermined level according to the integral value of the AGC ROM 18 and outputs the IF signal as an IF signal. I / Q demodulator 12 which demodulates into baseband signal I / Q signal according to local oscillation frequency (70MHz), and cuts into bands necessary for each of the demodulated I / Q signals and transmits them to amplifier 14 A plurality of dual power feeding devices 13, a plurality of amplifiers 14 for amplifying the band-transmitted I / Q signals, and a plurality of suppressing generation of noise due to aliasing of the amplified I / Q signals. A low pass filter 15, a plurality of A / D converters 16 for analog-to-digital conversion of the I / Q signal, and input the digital I / Q signal as an address signal to a ROM table to read out values stored in a table form. I 2 / Q 2 AGC ROM (18a, 18) outputting (I 2 + Q 2 ) + 128-72db b), a D / A converter 19 for converting and outputting a digital signal of (I 2 + Q 2 ) + 128-72db calculated through the I 2 / Q 2 AGC ROMs 18a and 18b to an analog signal, An integrator 20 which provides an analog signal of (I 2 + Q 2 ) + 128-72db to the voltage control amplifier 11 as a voltage integral value, and a digital signal processor of the next stage (not shown). The time division multiplexer 17 outputs multiple times by time division.
또한 도 3을 참조하면, 상기 I2/Q2AGC 롬(18a, 18b)은 각각 I신호와 Q신호를 제곱 연산하는 I2곱셈기(21a) 및 Q2곱셈기(21b)와, 상기 제곱 연산된 I2신호와 Q2신호를 (I2+Q2)+128-72db로 가산하는 가산기(23), 상기 가산된 I2/Q2신호를 일시 저장하는 버퍼(24), 상기 버퍼(24)에 저장된 I2/Q2신호를 외부의 클럭신호에 동기하여 출력하는 플립플롭(25)으로 구성되어 있다.Referring to FIG. 3, the I 2 / Q 2 AGC ROMs 18a and 18b each include an I 2 multiplier 21a and a Q 2 multiplier 21b that square the I and Q signals, respectively. An adder 23 for adding the I 2 signal and the Q 2 signal to (I 2 + Q 2 ) + 128-72db, a buffer 24 temporarily storing the added I 2 / Q 2 signal, and the buffer 24 And a flip-flop 25 for outputting the I 2 / Q 2 signal stored in synchronization with an external clock signal.
이와 같이 구성된 본 발명에 따른 디지털 수신기의 신호레벨 보상장치의 작용효과를 설명하면 다음과 같다.Referring to the operational effects of the signal level compensation device of the digital receiver according to the present invention configured as described above are as follows.
먼저 전압 제어 증폭기(11)는 수신 레벨이 서로 다른 수신(Rx) IF 입력신호를 적분기(20)에서 제공되는 전압 적분값에 따라 일정한 레벨로 전압 증폭시킨 후 I/Q 복조기(12)로 출력한다.First, the voltage control amplifier 11 amplifies a received (Rx) IF input signal having a different reception level to a predetermined level according to the voltage integration value provided from the integrator 20 and outputs the voltage to the I / Q demodulator 12. .
이어서 I/Q 복조기(12)는 상기 IF 입력신호를 외부의 국부 발진주파수(70㎒)에 따라 복원에 적합한 낮은 주파수 레벨로 위상 천이한 후 기저대역신호인 I신호와 Q신호로 복원하여 출력한다.Subsequently, the I / Q demodulator 12 phase shifts the IF input signal to a low frequency level suitable for reconstruction according to an external local oscillation frequency (70 MHz), and then reconstructs and outputs the baseband signals as I and Q signals. .
그 다음 상기 복조된 I신호와 Q신호는 각각 이중 급전 장치(13)를 통해 필요한 대역으로 분배되어 복수개의 증폭기(14)로 인가된다.The demodulated I and Q signals are then distributed to the required bands through the double feed device 13 and applied to the plurality of amplifiers 14, respectively.
그 다음 대역 분배된 I신호와 Q신호는 각각 복수개의 증폭기(14)와 저역필터(15)를 통해 증폭 및 잡음 제거된 후 복수개의 A/D 컨버터(16)에서 디지털 신호로 변환 출력된다.Subsequently, the band-distributed I and Q signals are amplified and noise-removed through the plurality of amplifiers 14 and the low pass filter 15, respectively, and then converted into digital signals by the plurality of A / D converters 16.
그 다음 시분할 멀티플렉서(17)는 상기 레벨 보상된 I신호와 Q신호를 시분할하여 디지털 신호처리기에 다중 출력한다.The time division multiplexer 17 then time divisions the level compensated I and Q signals and multiplexes them to the digital signal processor.
한편 상기 I신호와 Q신호를 I2/Q2AGC 롬(18a, 18b)을 통해 전압 적분값으로 전압 제어 증폭기(11)에 제공하는 과정을 설명하면 다음과 같다.Meanwhile, a process of providing the I signal and the Q signal to the voltage control amplifier 11 through the I 2 / Q 2 AGC ROMs 18a and 18b as voltage integrated values will be described below.
먼저 I2/Q2AGC 롬(18a, 18b)은 도 3에 도시한 바와 같이 4비트의 I신호와 4비트의 Q신호가 I2곱셈기(21a)와 Q2곱셈기(21b)에 각각 인가되어 제곱 연산된다.First, in the I 2 / Q 2 AGC ROMs 18a and 18b, as shown in FIG. 3, a 4-bit I signal and a 4-bit Q signal are applied to the I 2 multiplier 21a and the Q 2 multiplier 21b, respectively. Squared operation.
이어서 제곱 연산된 I2신호와 Q2신호는 가산기(23)를 통해 (I2+Q2)+128-72db의 값으로 가산된다. 이때 (I2+Q2)에 128을 더해주는 이유는 2의 보수로 표현되는 신호를 연속된 2진수로 맞추기 위해 더해주며, 상기 가산값에 대해 72db만큼 감산하는 이유는 가장 가까운 거리의 신호 레벨과 가장 먼거리의 신호레벨이 72db만큼의 신호 감쇠가 나타나기 때문에 전체의 출력값에서 72db만큼 감산한다.The squared I 2 and Q 2 signals are then added via an adder 23 to a value of (I 2 + Q 2 ) + 128-72db. In this case, the reason for adding 128 to (I 2 + Q 2 ) is to add a signal represented by two's complement to a continuous binary number. The reason for subtracting 72db from the addition value is that of the nearest signal level. Since the farthest signal level shows attenuation of 72 db, subtract 72 db from the total output.
따라서 상기 출력값을 종래의 롬 테이블에 비교하면 4×4이고 연산된 값을 입력되는 I신호와 Q신호의 어드레스에 맞게 출력할 수 있다.Therefore, when the output value is compared with the conventional ROM table, the output value is 4x4 and the calculated value can be output in accordance with the address of the input I and Q signals.
상기 I2/Q2AGC 롬(18a, 18b)를 통해 출력된 (I2+Q2)+128-72db의 신호는 D/A 컨버터(19)를 통해 아날로그 신호로 변환 출력된다.The signal of (I 2 + Q 2 ) + 128-72db output through the I 2 / Q 2 AGC ROMs 18a and 18b is converted into an analog signal through the D / A converter 19.
이어서 상기 아날로그 신호는 적분기(20)를 통해 소정 레벨의 전압 적분값으로 출력된 후 전압 제어 증폭기(11)에 제공된다.The analog signal is then output through the integrator 20 to a voltage integrated value of a predetermined level and then provided to the voltage control amplifier 11.
본 발명에 따른 디지털 수신기의 신호레벨 보상장치에 의하면 제곱 연산기와 가산기 역할을 수행하는 CDMA AGC 롬을 FPGA에 적용함으로써 로직 게이트 수를 줄여 연산시간을 빠르게 하고 고속 동작에 적합한 이점이 있다.According to the signal level compensation device of the digital receiver according to the present invention, by applying the CDMA AGC ROM, which acts as a square calculator and an adder, to FPGA, the number of logic gates is reduced, so that the operation time is fast and it is suitable for high speed operation.
또한 본 발명은 I신호와 Q신호의 각각에 대해 CLB를 사용하므로 CLB간에 라우팅이 필요없고 연산시간이 최대 5ns까지 줄어들게 되므로 IMT-2000에도 적용 가능한 이점이 있다.In addition, since the present invention uses the CLB for each of the I signal and the Q signal, routing between the CLBs is not necessary and the operation time is reduced by up to 5 ns, which is applicable to the IMT-2000.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058908A KR20000042658A (en) | 1998-12-26 | 1998-12-26 | Signal level compensator of digital receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058908A KR20000042658A (en) | 1998-12-26 | 1998-12-26 | Signal level compensator of digital receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000042658A true KR20000042658A (en) | 2000-07-15 |
Family
ID=19565911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980058908A KR20000042658A (en) | 1998-12-26 | 1998-12-26 | Signal level compensator of digital receiver |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000042658A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000046133A (en) * | 1998-12-31 | 2000-07-25 | 김영환 | Apparatus for maintaining the receiving signal's level of cdma base station |
| KR100767547B1 (en) * | 2001-05-14 | 2007-10-16 | 엘지노텔 주식회사 | Automatic Gain Control Device of Digital Receiver for Code Division Multiple Access |
-
1998
- 1998-12-26 KR KR1019980058908A patent/KR20000042658A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000046133A (en) * | 1998-12-31 | 2000-07-25 | 김영환 | Apparatus for maintaining the receiving signal's level of cdma base station |
| KR100767547B1 (en) * | 2001-05-14 | 2007-10-16 | 엘지노텔 주식회사 | Automatic Gain Control Device of Digital Receiver for Code Division Multiple Access |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19981226 |
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