KR20000042291A - Circuit for detecting voltage level of current mode output driver - Google Patents

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Abstract

PURPOSE: A voltage level detecting circuit of a current mode output driver is provided to prevent a discordance between a voltage drop amount of a high level of an output signal and a voltage drop amount of a low level of the output signal. CONSTITUTION: A voltage level detecting circuit of a current mode output driver comprises a current generating part(21) which is connected to a current source(21a) and generates the predetermined amount of current when a current control enable signal is activated. An internal high voltage generating part(22) receives the current from the current generating part(21) and a data high voltage from an external pad, and outputs an internal high voltage(VOH_INT) which is identical to the high voltage applied from the exterior. An internal low voltage generating part(23) receives the current from the current generating part(21) and a data low voltage from an external pad, and outputs an internal low voltage(VOL_INT) which is identical to the low voltage applied from the exterior. A voltage divider(24) receives the internal high and low voltages, and generates an intermediate voltage(Vmid) of the voltages(VOH_INT,VOL_INT). An amplification part(25) compares the intermediate voltage(Vmid) from the voltage divider(24) with a reference voltage(Vref), and detects a difference between the voltages(Vmid,Vref).

Description

커런트 모드 출력 드라이버의 전압레벨 검출회로Voltage level detection circuit of current mode output driver

본 발명은 반도체 장치에 관한 것으로, 특히 데이터의 출력 전압을 조절하는 커런트 모드 출력 드라이버를 사용하는 경우 출력 드라이버를 컨트롤 하기 위한 현재의 전압 레벨을 검출하는데 적당한 커런트 모드 출력 드라이버의 전압레벨 검출회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a voltage level detection circuit of a current mode output driver suitable for detecting a current voltage level for controlling an output driver when using a current mode output driver that regulates an output voltage of data. will be.

이하, 첨부된 도면을 참조하여 종래 기술에 따른 출력 전압 레벨 검출장치를 설명하기로 한다.Hereinafter, an output voltage level detecting apparatus according to the prior art will be described with reference to the accompanying drawings.

도 1은 종래 커런트 모드 출력 드라이버의 전압레벨 검출회로의 구성도이다.1 is a configuration diagram of a voltage level detection circuit of a conventional current mode output driver.

승압전압(Vpp)와 커런트 컨트롤 인에이블 신호(CCen)를 입력하여 출력으로 부스트(Boost)신호를 발생시키는 레벨 쉬프터(11)와, 패드에서 인가되는 VOH신호가 드레인에 연결되고, 상기 레벨 쉬프터(11)의 출력이 게이트에 연결되고, 소오스는 저항 R1의 일측에 연결되는 제 1 앤모스 트랜지스터(12)와, 패드에서 인가되는 VOL신호가 소오스에 연결되고, 상기 레벨 쉬프터(11)의 출력이 게이트에 연결되고, 드레인은 저항 R2의 일측에 연결되는 제 2 앤모스 트랜지스터(13)와, 상기 저항 R1과 R2를 연결하는 노드 1의 전압(Vmid)과 기준전압(Vref)을 받아 그 차이만큼 증폭하여 출력하는 증폭부(14)로 구성된다.A level shifter 11 for inputting a boosted voltage Vpp and a current control enable signal CCen to generate a boost signal as an output, and a V OH signal applied from a pad are connected to a drain, and the level shifter The output of (11) is connected to the gate, the source is the first NMOS transistor 12 is connected to one side of the resistor R1, and the V OL signal applied from the pad is connected to the source, the level shifter 11 The output is connected to the gate, and the drain receives the second NMOS transistor 13 connected to one side of the resistor R2, and receives the voltage Vmid and the reference voltage Vref of the node 1 connecting the resistors R1 and R2. And an amplifier 14 for amplifying and outputting the difference.

여기서, 상기 저항 R1과 저항 R2에 의해 전압 디바이드부(15)가 구성된다.Here, the voltage divider 15 is configured by the resistor R1 and the resistor R2.

이와 같이 구성된 종래 커런트 모드 출력 드라이버의 전압레벨 검출회로의 동작을 설명하면 다음과 같다.The operation of the voltage level detection circuit of the conventional current mode output driver configured as described above is as follows.

먼저, 레벨 쉬프터(11)는 승압전압(Vpp)을 제 1 앤모스 트랜지스터(12)와 제 2 앤모스 트랜지스터(13)의 게이트에 인가해준다.First, the level shifter 11 applies a boosted voltage Vpp to the gates of the first NMOS transistor 12 and the second NMOS transistor 13.

커런트 컨트롤 인에이블 신호(CCen)가 로우(low)에서 하이(high)로 천이되면 레벨 쉬프터(11)의 출력단에는 상기 승압전압(Vpp)이 인가된다.When the current control enable signal CCen transitions from low to high, the boosted voltage Vpp is applied to the output terminal of the level shifter 11.

이와 같이, 레벨 쉬프터(11)가 승압전압을 제 1, 제 2 앤모스 트랜지스터(12,113)에 인가해주는 것은 패드에서 인가되는 VOH가 제 1 앤모스 트랜지스터(12)를 통과할 때, 그리고 VOL신호가 제 2 앤모스 트랜지스터(13)를 통과할 때, 전압강하를 최소화하기 위한 것이다.As such, the level shifter 11 applies the boost voltage to the first and second NMOS transistors 12 and 113 when V OH applied from the pad passes through the first NMOS transistor 12 and V OL. When the signal passes through the second NMOS transistor 13, it is to minimize the voltage drop.

또한, 상기 승압전압(Vpp)은 메모리 소자에서는 메모리 코어에서 사용하는 승압전압을 그대로 사용할 수 있고, 메모리 소자가 아닌 경우에는 자체적으로 부스팅(Boosting)회로를 추가하여 생성시킬 수 있다.In addition, the boosted voltage Vpp may be used by the boosted voltage used in the memory core as it is in the memory device, and in the case of the non-memory device, a boosting circuit may be added by itself.

여기서, 상기 VOH신호는 출력 데이터의 하이 전압이고, VOL신호는 출력 데이터의 로우 전압을 말한다.Here, the V OH signal is a high voltage of the output data, the V OL signal is a low voltage of the output data.

이어서, 상기 제 1 앤모스 트랜지스터(12) 및 제 2 앤모스 트랜지스터(13)를 통과한 VOH신호와 VOL신호는 각각 저항 R1과 저항 R2에 의해 디바이드(divide)되어 Vmid전압을 생성한다.Subsequently, the V OH signal and the V OL signal passing through the first NMOS transistor 12 and the second NMOS transistor 13 are divided by a resistor R1 and a resistor R2 to generate a Vmid voltage.

따라서, 상기 증폭부(14)는 Vmid전압과 기준전압(Vref)을 입력으로하여 그 차이를 감지하고 기준전압에 대해 Vmid전압의 크고 낮음을 판정하여 그 결과를 내보낸다.Accordingly, the amplifier 14 detects the difference by inputting the Vmid voltage and the reference voltage Vref, and determines that the Vmid voltage is large and low with respect to the reference voltage and outputs the result.

그러나 상기와 같은 종래 커런트 모드 출력 드라이버의 전압레벨 검출회로는 다음과 같은 문제점이 있었다.However, the voltage level detection circuit of the conventional current mode output driver as described above has the following problems.

종래 기술에 의하면, 먼저 승압전압(Vpp)이 필요하고, 또한 외부의 VOH,VOL전압이 각각의 앤모스 트랜지스터를 통과할 때 전압 강하는 필연적으로 발생하는데, 이때 전압 강하의 정도가 VOH와 VOL이 서로 다르기 때문에 저항 R1과 저항 R2의 값을 서로 다르게 조절하여 Vmid전압이 VOH와 VOL의 중간값이 되도록 조절해 주어야 한다.According to the prior art, first, a boost voltage (Vpp) is required, and a voltage drop inevitably occurs when an external V OH and V OL voltage passes through each NMOS transistor, where the degree of voltage drop is V OH. Since and V OL are different from each other, the value of resistor R1 and R2 should be adjusted differently so that the Vmid voltage is midway between V OH and V OL .

또한 상기 전압 강하의 차이를 줄이기 위해 앤모스 트랜지스터 대신에 CMOS타입의 트랜스퍼 게이트를 사용하는 것이 가능한데, 이는 래치-업을 유발하여 소자의 신뢰성을 저하시키는 요인으로 작용할 수가 있다.In addition, in order to reduce the difference in voltage drop, it is possible to use a CMOS type transfer gate instead of the NMOS transistor, which may cause a latch-up, thereby reducing the reliability of the device.

본 발명은 상기한 종래의 문제점을 해결하기 위해 안출한 것으로, 승압전압이나 부스팅 회로가 필요없고, VOH의 전압강하량과 VOL의 전압강하량이 불일치하는 것을 방지하여 보다 정밀한 출력전압의 레벨검출이 가능한 커런트 모드 출력 드라이버의 전압레벨 검출회로를 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and does not require a boost voltage or a boosting circuit, and prevents a voltage drop amount of V OH and a voltage drop amount of V OL from being mismatched, thereby providing more accurate level detection of the output voltage. It is an object of the present invention to provide a voltage level detection circuit of a current mode output driver.

도 1은 종래 기술에 따른 커런트 모드 출력 드라이버의 전압레벨 검출회로의 구성도1 is a block diagram of a voltage level detection circuit of the current mode output driver according to the prior art

도 2는 본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로의 구성도2 is a block diagram of a voltage level detection circuit of the current mode output driver of the present invention.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

21 : 커런트 생성부 22 : 내부 하이 전압 발생부21: current generation unit 22: internal high voltage generation unit

23 : 내부 로우 전압 발생부 24 : 전압 디바이드부23: internal low voltage generator 24: voltage divider

25 : 증폭부25: amplification unit

상기의 목적을 달성하기 위한 본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로는 커런트 컨트롤 인에이블 신호가 활성화되면 일정량의 커런트를 발생하는 커런트 생성부와, 상기 커런트와 외부의 패드로부터 데이터 하이 전압(VOH)을 받아 상기 외부에서 인가된 하이 전압과 동일한 내부 하이 전압(VOH_INT)을 출력하는 내부 하이 전압 발생부와, 상기 커런트와 외부의 패드로부터 데이터 로우 전압(VOL)을 받아 상기 외부에서 인가된 로우 전압과 동일한 내부 로우 전압(VOL_INT)을 출력하는 내부 로우 전압 발생부와, 상기 내부 하이 전압 발생부에서 출력된 내부 하이 전압과 상기 내부 로우 전압 발생부에서 출력하는 내부 로우 전압을 받아 상기 전압들의 중간전압값을 만드는 전압 디바이드부와, 상기 중간전압값과 기준전압값을 비교하여 그 차를 검출하는 증폭부를 포함하여 구성된다.The voltage level detection circuit of the current mode output driver of the present invention for achieving the above object is a current generation unit for generating a certain amount of current when the current control enable signal is activated, and the data high voltage (from the current and an external pad); receiving V OH) receives internal high voltage generator and the current data with a low voltage (V OL) from an external pad and outputting the same internal high voltage (V OH _INT) and a high voltage applied from the outside of the outer An internal low voltage generator for outputting an internal low voltage V OL _INT equal to the low voltage applied by the internal low voltage generator, an internal high voltage output from the internal high voltage generator and an internal low voltage output from the internal low voltage generator A voltage divider which receives an intermediate voltage value of the voltages, and compares the intermediate voltage value with a reference voltage value It is configured by including a detection amplifier for the difference.

이하, 본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로를 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the voltage level detection circuit of the current mode output driver of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로의 회로적 구성도이다.2 is a circuit diagram illustrating a voltage level detection circuit of the current mode output driver of the present invention.

본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로는 크게 커런트 소오스 생성부(21)와, 내부 VOH전압 발생부(22)와, 내부 VOL전압 발생부(23)와, 전압 디바이드부(24)와, 증폭부(25)로 구성된다.The voltage level detection circuit of the current mode output driver of the present invention is largely composed of the current source generator 21, the internal V OH voltage generator 22, the internal V OL voltage generator 23, and the voltage divider 24. ) And an amplifier 25.

여기서, 상기 커런트 생성부(21)는 커런트 소오스(21a)과 시리얼하게 연결되고, 반전된 커런트 컨트롤 인에이블 신호에 의해 동작하는 제 1 피모스 트랜지스터(21b)와, 상기 제 1 피모스 트랜지스터(21b)와 접지단 사이에 시리얼하게 연결된 제 1 앤모스 트랜지스터(21c)로 구성된다. 여기서, 상기 제 1 앤모스 트랜지스터(21c)는 드레인과 게이트가 공통으로 연결되어 다이오드와 같은 기능을 수행하여 커런트 소오스로부터 나오는 커런트를 내부 VOH전압 발생부(22)와 내부 VOL전압 발생부(23)로 전달한다.Here, the current generator 21 is connected in series with the current source 21a, and operates the first PMOS transistor 21b and the first PMOS transistor 21b operated by the inverted current control enable signal. ) And a first NMOS transistor 21c connected in series between the ground terminal and the ground terminal. In this case, the first NMOS transistor 21c has a drain and a gate connected in common to perform a function such as a diode to transfer current from the current source to the internal V OH voltage generator 22 and the internal V OL voltage generator ( 23).

한편, 상기 제 1 피모스 트랜지스터(21b)를 턴-온시키기 위해 커런트 컨트롤 인에이블 신호를 반전시키는 인버터(21d)가 더 구성되고, 상기 제 1 앤모스 트랜지스터(21c)의 게이트에 드레인이 연결되며 소오스는 접지단에 연결되고, 상기 인버터(21d)의 출력신호에 의해 컨트롤되는 제 2 앤모스 트랜지스터(21e)가 더 구성된다.On the other hand, the inverter 21d for inverting the current control enable signal is further configured to turn on the first PMOS transistor 21b, the drain is connected to the gate of the first NMOS transistor 21c The source is further connected to a ground terminal and further comprises a second NMOS transistor 21e controlled by the output signal of the inverter 21d.

상기 내부 VOH전압 생성부(22)는 커런트 미러형의 증폭기(26)와 피모스 트랜지스터 및 저항으로 구성된다.The internal V OH voltage generator 22 includes a current mirror amplifier 26, a PMOS transistor, and a resistor.

상기 커런트 미러형의 증폭기(26)는 상기 제 1 앤모스 트랜지스터(21c)의 게이트전압을 입력으로 하는 제 2 앤모스 트랜지스터(27)와, 전원단(Vcc)과 상기 제 2 앤모스 트랜지스터(27) 사이에 시리얼하게 연결된 제 2 피모스 트랜지스터(28) 및 제 3 앤모스 트랜지스터(29)와, 상기 제 2 피모스 트랜지스터(28) 및 제 3 앤모스 트랜지스터(29)와 마주보고 형성된 제 3 피모스 트랜지스터(30) 및 제 4 앤모스 트랜지스터(31)로 구성된다.The current mirror amplifier 26 includes a second NMOS transistor 27 which receives the gate voltage of the first NMOS transistor 21c, a power supply terminal Vcc, and the second NMOS transistor 27. The second PMOS transistor 28 and the third NMOS transistor 29 connected in series between the second PMOS transistor 28 and the third PMOS transistor 28 and the third PMOS transistor 28 formed to face the third NMOS transistor 29. The MOS transistor 30 and the 4th NMOS transistor 31 are comprised.

여기서, 상기 제 3 앤모스 트랜지스터(29)의 게이트에는 외부의 패드로부터 인가되는 외부 VOH전압이 인가되어 상기 제 4 앤모스 트랜지스터(31)의 게이트에 상기 외부 VOH전압과 동일한 레벨의 내부 VOH전압(VOH_INT)이 유기된다.Here, the third NMOS transistor 29, the gate is applied to an external V OH voltage applied from an external pad inside the V of the same level as the external V OH voltage of the gate of the fourth NMOS transistor 31 of the The OH voltage (V OH _ INT) is induced.

한편, 내부 VOH전압 발생부(22)는 상기 증폭기(26)의 출력전압에 의해 동작하여 상기 제 4 앤모스 트랜지스터(31)의 게이트에 생성된 VOH_INT전압의 레벨을 보상하기 위한 레벨보상부(32)가 더 구성되며 상기 레벨보상부(32)는 제 4 피모스 트랜지스터로 이루어진다.On the other hand, the internal V OH voltage generator 22 operates by the output voltage of the amplifier 26 to compensate for the level of the V OH _ INT voltage generated at the gate of the fourth NMOS transistor 31. The unit 32 is further configured, and the level compensator 32 includes a fourth PMOS transistor.

즉, 상기 레벨보상부(32)는 상기 VOH_INT전압이 패드로부터 인가되는 외부 VOH전압보다 낮을 경우에 대비해서 전원전압을 흘려보내 VOL_INT전압의 레벨을 보상한다.That is, the level compensator 32 compensates the level of the V OL _ INT voltage by flowing a power supply voltage in preparation for the case where the V OH _ INT voltage is lower than the external V OH voltage applied from the pad.

그리고 상기 피모스 트랜지스터로 이루어진 레벨 보상부(32)와 접지단 사이에 저항 R3가 연결된다.A resistor R3 is connected between the level compensator 32 formed of the PMOS transistor and the ground terminal.

그리고 상기 커런트 컨트롤 인에이블 신호에 의해 동작하는 제 5 피모스 트랜지스터(33)의 드레인이 레벨보상부(32)를 구성하고 있는 상기 제 4 피모스 트랜지스터의 게이트에 연결된다.The drain of the fifth PMOS transistor 33 operated by the current control enable signal is connected to the gate of the fourth PMOS transistor constituting the level compensator 32.

상기 제 5 피모스 트랜지스터(33)는 커런트 컨트롤 인에이블 신호가 하이상태인 구간에서는 항상 오프상태로 존재한다.The fifth PMOS transistor 33 is always in an off state in a section where the current control enable signal is high.

한편, 내부 VOL전압 발생부(23)는 상기 내부 VOH전압 발생부(22)와 동일한 구성을 갖는다. 다만, 내부 VOH전압 발생부(22)의 제 3 앤모스 트랜지스터(29)에 해당하는 내부 VOL전압 발생부(23)의 제 3 트랜지스터(29a)의 게이트에는 외부에서 인가되는 VOL전압이 인가되고, 상기 내부 VOH전압 발생부(22)의 제 4 앤모스 트랜지스터(31)에 해당하는 내부 VOL전압 발생부(23)의 제 4 앤모스 트랜지스터(31a)의 게이트에는 패드로부터 인가되는 VOL전압과 동일 레벨의 내부 VOL전압(VOL_INT)이 유기된다.On the other hand, the internal V OL voltage generator 23 has the same configuration as the internal V OH voltage generator 22. However, the gate of the inner V OH voltage generating unit 22, the third NMOS third transistor (29a) of the inner V OL voltage generating unit 23 for the transistor 29 of, the V OL voltages applied from the outside Applied to the gate of the fourth NMOS transistor 31a of the internal V OL voltage generator 23 corresponding to the fourth NMOS transistor 31 of the internal V OH voltage generator 22. internal V OL voltages V OL voltages and the same level (V OL _INT) is organic.

이와 같이, 내부 VOH전압 발생부(22) 및 내부 VOL전압 발생부(23)에 의해 발생된 내부 전압(VOH_INT전압 및 VOL_INT전압)은 상기 전압 디바이드부(24)에 의해서 중간값으로 결정되는데, 상기 전압 디바이드부(24)는 두 개의 저항으로 구성된다.As such, the internal voltages (V OH _ INT voltage and V OL _ INT voltage) generated by the internal V OH voltage generator 22 and the internal V OL voltage generator 23 are intermediate by the voltage divider 24. The voltage divider 24 is composed of two resistors.

즉, VOH_INT전압을 디바이드하는 저항 R4와, VOL_INT전압을 디바이드하는 저항 R5로 이루어지며, 저항 R4와 R5 사이의 노드 2의 전압(Vmid)은 상기 VOH_INT전압과 VOL_INT전압의 중간값이 된다.That is, the resistor R4 divides the V OH _ INT voltage and the resistor R5 divides the V OL _ INT voltage, and the voltage Vmid of the node 2 between the resistors R4 and R5 is the V OH _ INT voltage and the V OL _ INT voltage. Is the median of.

상기 노드 2의 전압인 Vmid전압은 증폭부(25)의 일단자로 입력되어 기준전압(Vref)과 비교된다.The voltage Vmid of the node 2 is input to one terminal of the amplifier 25 and compared with the reference voltage Vref.

증폭부(25)는 기준전압과 입력되는 Vmid전압을 비교하여 그 차를 검출한다.The amplifier 25 compares the reference voltage with the input Vmid voltage and detects the difference.

이와 같이 구성된 본 발명의 출력전압 레벨 검출회로의 동작을 설명하면 다음과 같다.The operation of the output voltage level detection circuit of the present invention configured as described above is as follows.

커런트 컨트롤 인에이블 신호(CCen)가 로우에서 하이로 천이되면 회로의 동작이 시작된다.The circuit starts when the current control enable signal CCen transitions from low to high.

즉, 커런트 컨트롤 인에이블 신호(CCen)가 하이로 천이되면 커런트 생성부(21)에서는 항상 일정한 커런트를 출력한다.That is, when the current control enable signal CCen transitions high, the current generation unit 21 always outputs a constant current.

이에, 내부 VOH전압 발생부(22)는 상기 커런트를 받아 내부 VOH전압(VOH_INT)을 생성하고, 내부 VOL전압 발생부(23)는 내부 VOL전압(VOL_INT)을 생성한다.Accordingly, the internal V OH voltage generator 22 receives the current to generate the internal V OH voltage V OH _INT, and the internal V OL voltage generator 23 generates the internal V OL voltage V OL _INT. do.

따라서, 전압 디바이드부(24)의 저항 R4의 일측에는 VOH전압이 인가되고, 저항 R5의 일측에는 VOL전압이 인가된다.Accordingly, the V OH voltage is applied to one side of the resistor R4 of the voltage divider 24, and the V OL voltage is applied to one side of the resistor R5.

여기서, 상기 저항 R4와 저항 R5의 저항값이 동일하다면, 상기 노드 2의 전압인 Vmid전압은 정확하게 VOH전압과 VOL전압의 중간값이 된다.Here, if the resistance values of the resistor R4 and the resistor R5 are the same, the voltage Vmid, the voltage of the node 2, is exactly the middle value between the V OH voltage and the V OL voltage.

이에 상기 VOH전압과 VOL전압의 중간값인 Vmid전압이 증폭부(25)로 입력된다.Accordingly, the Vmid voltage, which is an intermediate value between the V OH voltage and the V OL voltage, is input to the amplifier 25.

따라서 증폭부(25)는 입력되는 Vmid전압과 기준전압(Vref)을 비교하여 출력신호로써, CMOS로직 신호인 CCIncr신호를 출력한다.Therefore, the amplifier 25 compares the input Vmid voltage and the reference voltage Vref and outputs the CCIncr signal, which is a CMOS logic signal, as an output signal.

상기 CCIncr신호는 현재의 VOL전압이 타겟 VOL전압보다 높은지 아니면 낮은지를 판단하는 기준이 된다.CCIncr the signal is the current voltage V OL is the basis for determining whether higher or lower than the target voltage V OL.

이상에서 상술한 바와 같이, 본 발명의 커런트 모드 출력 드라이버의 전압레벨 검출회로는 다음과 같은 효과가 있다.As described above, the voltage level detection circuit of the current mode output driver of the present invention has the following effects.

첫째, 내부 승압전압이나 부스팅 회로가 필요치 않다.First, no internal boost voltage or boosting circuit is required.

둘째, 전압강하의 차이로 인한 오차를 방지할 수가 있어 정확한 출력전압의 검출이 가능하다.Second, the error due to the difference in voltage drop can be prevented, so that accurate output voltage can be detected.

Claims (10)

커런트 컨트롤 인에이블 신호가 활성화되면 일정량의 커런트를 발생하는 커런트 생성부와,A current generator which generates a certain amount of current when the current control enable signal is activated, 상기 커런트와 외부의 패드로부터 데이터 하이 전압(VOH)을 받아 상기 외부에서 인가된 하이 전압과 동일한 내부 하이 전압(VOH_INT)을 출력하는 내부 하이 전압 발생부와,An internal high voltage generator configured to receive a data high voltage V OH from the current and an external pad and output an internal high voltage V OH _INT equal to the externally applied high voltage; 상기 커런트와 외부의 패드로부터 데이터 로우 전압(VOL)을 받아 상기 외부에서 인가된 로우 전압과 동일한 내부 로우 전압(VOL_INT)을 출력하는 내부 로우 전압 발생부와,An internal low voltage generator configured to receive a data low voltage V OL from the current and an external pad and output an internal low voltage V OL _ INT equal to the externally applied low voltage; 상기 내부 하이 전압 발생부에서 출력된 내부 하이 전압과 상기 내부 로우 전압 발생부에서 출력하는 내부 로우 전압을 받아 상기 전압들의 중간전압값을 만드는 전압 디바이드부와,A voltage divider configured to receive an internal high voltage output from the internal high voltage generator and an internal low voltage output from the internal low voltage generator to generate intermediate voltage values of the voltages; 상기 중간전압값과 기준전압값을 비교하여 그 차를 검출하는 증폭부를 포함하여 구성되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.And an amplifier which compares the intermediate voltage value with the reference voltage value and detects the difference. 제 1 항에 있어서, 상기 커런트 생성부는 일정한 커런트를 발생하는 커런트 소오스와,The current generating device of claim 1, wherein the current generation unit comprises: a current source for generating a constant current; 상기 커런트 소오스와 시리얼하게 연결되고, 반전된 커런트 컨트롤 인에이블 신호에 의해 동작하는 제 1 피모스 트랜지스터와,A first PMOS transistor connected in series with the current source and operated by an inverted current control enable signal; 상기 제 1 피모스 트랜지스터와 접지단 사이에 시리얼하게 연결되며 게이트와 드레인이 공통 접속된 제 1 앤모스 트랜지스터로 구성되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.And a first NMOS transistor connected in series between the first PMOS transistor and the ground terminal and having a gate and a drain connected in common. 제 2 항에 있어서, 상기 제 1 앤모스 트랜지스터는 드레인과 게이트가 공통으로 연결되어 다이오드와 같은 기능을 수행하여 커런트 소오스로부터 나오는 커런트를 상기 내부 VOH전압 발생부와 상기 내부 VOL전압 발생부로 전달하는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.3. The first NMOS transistor of claim 2, wherein a drain and a gate are connected in common to perform a diode-like function to transfer current from a current source to the internal V OH voltage generator and the internal V OL voltage generator. And a voltage level detecting circuit of the current mode output driver. 제 2 항에 있어서, 상기 제 1 피모스 트랜지스터를 턴-온시키기 위해 커런트 컨트롤 인에이블 신호를 반전시키는 인버터가 더 구성되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.3. The voltage level detection circuit of the current mode output driver of claim 2, further comprising an inverter for inverting a current control enable signal to turn on the first PMOS transistor. 제 1 항에 있어서, 상기 내부 하이 전압 발생부는 상기 제 1 앤모스 트랜지스터의 게이트전압을 입력으로 하는 제 2 앤모스 트랜지스터와, 전원단과 상기 제 2 앤모스 트랜지스터 사이에 시리얼하게 연결된 제 2 피모스 트랜지스터 및 제 3 앤모스 트랜지스터와, 상기 제 2 피모스 트랜지스터 및 제 3 앤모스 트랜지스터와 마주보고 형성된 제 3 피모스 트랜지스터 및 제 4 앤모스 트랜지스터로 구성된 커런트 미러형 증폭기와,The second PMOS transistor of claim 1, wherein the internal high voltage generator comprises a second NMOS transistor configured to receive a gate voltage of the first NMOS transistor, and a second PMOS transistor connected in series between a power supply terminal and the second NMOS transistor. And a current mirror amplifier including a third NMOS transistor, a third PMOS transistor and a fourth NMOS transistor facing the second PMOS transistor and the third NMOS transistor; 상기 커런트 미러형 증폭기의 출력전압에 의해 동작하여 상기 제 4 앤모스 트랜지스터의 게이트에 생성된 내부 하이 전압(VOH_INT)의 레벨을 보상하기 위한 레벨보상부와,A level compensator configured to compensate for the level of the internal high voltage V OH _INT generated at the gate of the fourth NMOS transistor by operating by an output voltage of the current mirror amplifier; 상기 레벨 보상부와 접지단 사이에 연결된 저항소자로 구성되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.And a resistance element connected between the level compensator and a ground terminal. 제 5 항에 있어서, 상기 레벨보상부는 상기 커런트 미러형 증폭기의 출력에 의해 동작이 결정되는 피모스 트랜지스터로 구성되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.6. The voltage level detection circuit of the current mode output driver according to claim 5, wherein the level compensating unit comprises a PMOS transistor whose operation is determined by an output of the current mirror amplifier. 제 5 항에 있어서, 상기 제 3 앤모스 트랜지스터의 게이트에는 외부의 패드로부터 인가되는 외부 VOH전압이 인가되어 상기 제 4 앤모스 트랜지스터의 게이트에 상기 외부 VOH전압과 동일한 레벨의 내부 VOH전압(VOH_INT)이 유기되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.The method of claim 5, wherein the third and the gate of the MOS transistor is applied to an external V OH voltage supplied from the external pad and the fourth and the internal V OH voltage of the same level as the external V OH voltage above the gate of the MOS transistor (V OH _INT) is induced, the voltage level detection circuit of the current mode output driver. 제 5 항에 있어서, 상기 레벨보상부는 상기 제 4 앤모스 트랜지스터의 게이트에 유기된 상기 내부 하이 전압(VOH_INT)전압이 패드로부터 인가되는 외부 VOH전압보다 낮을 경우에 전원전압을 흘려보내 상기 내부 하이 전압의 레벨을 보상하는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.The method of claim 5, wherein the level compensator is configured to flow a power supply voltage when the internal high voltage V OH _ INT induced at the gate of the fourth NMOS transistor is lower than an external V OH voltage applied from a pad. A voltage level detection circuit of a current mode output driver, characterized by compensating for a level of an internal high voltage. 제 1 항에 있어서, 내부 로우 전압 발생부는 상기 내부 하이 전압 발생부와 동일한 구성을 가지며, 상기 내부 하이 전압 발생부의 상기 제 3 앤모스 트랜지스터에 해당하는 내부 로우 전압 발생부의 제 3 트랜지스터의 게이트에는 외부의 패드에서 인가되는 데이터 로우 전압이 인가되고, 상기 내부 하이 전압 발생부의 상기 제 4 앤모스 트랜지스터에 해당하는 내부 로우 전압 발생부의 제 4 앤모스 트랜지스터의 게이트에는 상기 패드로부터 인가되는 데이터 로우 전압과 동일 레벨의 내부 로우 전압(VOL_INT)이 유기되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.2. The internal low voltage generator of claim 1, wherein the internal low voltage generator has the same configuration as the internal high voltage generator and is external to the gate of the third transistor of the internal low voltage generator corresponding to the third NMOS transistor of the internal high voltage generator. The data low voltage applied from the pad of the internal high voltage generator is applied to the gate of the fourth NMOS transistor of the internal low voltage generator corresponding to the fourth NMOS transistor of the internal high voltage generator, and the same as the data low voltage applied from the pad. A voltage level detection circuit of a current mode output driver, wherein the internal low voltage V OL _ INT of the level is induced. 제 1 항에 있어서, 상기 전압 디바이드부는 상기 내부 하이 전압을 디바이드하는 저항소자와 상기 내부 로우 전압을 디바이드하는 저항소자로 이루어지며 상기 저항 소자는 시리얼하게 연결되는 것을 특징으로 하는 커런트 모드 출력 드라이버의 전압레벨 검출회로.The voltage of the current mode output driver of claim 1, wherein the voltage divider comprises a resistor element for dividing the internal high voltage and a resistor element for dividing the internal low voltage, and the resistor elements are connected in series. Level detection circuit.
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