KR20000027746A - Manufacturing method of chip sized package - Google Patents
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 제작 공정을 보다 용이하게 수행할 수 있는 칩 크기 패키지의 제작방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a manufacturing method of a chip size package which can perform a manufacturing process more easily.
칩 크기 패키지(Chip Size Package : 이하, CSP)는 패키지의 전체적인 크기가 반도체 칩의 크기와 거의 유사한 크기로 제작된 것으로서, 도 1에 도시된 바와 같이, 상부면에 본딩패드들(2a)이 구비되어 있고, 상기 본딩패드들(2a) 상에는 전기적 접속 수단인 범프(Bump : 4)가 형성되어 있는 반도체 칩(2) 상에 회로패턴이 구비된 탭(Tape Automated Bondig) 테이프(6)가 부착되고, 탭 테이프(6) 상에는 외부 회로와의 전기적 접속을 위한 솔더 볼(8)이 형성되며, 반도체 칩(2)과 탭 테이프(6) 사이 및 그들의 양측부는 외적 환경으로부터 상기 반도체 칩(2)이 보호되도록 에폭시 수지와 같은 봉합재(10)에 의해 밀봉되어 있는 구조이다.The chip size package (hereinafter referred to as "CSP") is manufactured in a size similar to that of a semiconductor chip, and the bonding pads 2a are provided on the upper surface of the chip size package. On the bonding pads 2a, a tape automated bondig tape 6 having a circuit pattern is attached to the semiconductor chip 2 on which a bump 4 is formed. The solder ball 8 is formed on the tab tape 6 for electrical connection with an external circuit, and between the semiconductor chip 2 and the tab tape 6 and both sides thereof are separated from the external environment. It is a structure sealed by the sealing material 10, such as an epoxy resin so that it may be protected.
이러한 구조를 갖는 CSP는 통상의 반도체 패키지, 예컨데, 반도체 칩이 에폭시 수지에 의해 밀봉되어 있는 구조의 패키지에 비하여 그 두께 및 크기를 감소시킬 수 있기 때문에 패키지의 경·박·단·소화를 달성할 수 있으며, 이에 따라, 전기·전자 제품이 소형화되고 있는 최근의 추세에 유리하게 대응시킬 수 있다.CSP having such a structure can reduce the thickness and size of a conventional semiconductor package, for example, a package in which a semiconductor chip is sealed by an epoxy resin, so that the package can achieve thin, thin, short and fired packages. As a result, it is possible to advantageously cope with the recent trend of miniaturization of electric and electronic products.
그러나, 최근의 추세에서 고속 동작이 요구되는 주문형 반도체(ASIC) 등과 같은 로직(Logic) 반도체는 대부분 GaAs 재질의 웨이퍼로 변화되고 있는데, 상기한 GaAs 재질의 웨이퍼로 CSP를 제작할 경우에는 고속 동작시에 반도체 칩에서 발생되는 열방출로 인하여 반도체 칩에 스트레스가 가해짐으로써, 패키지에 크랙이 발생되는 문제점이 있고, 이에 따라, 패키지의 신뢰성에 악영향을 미치게 된다.However, in recent years, logic semiconductors, such as ASICs, which require high-speed operation, are mostly converted to GaAs wafers. When manufacturing CSPs using GaAs wafers, The stress is exerted on the semiconductor chip due to the heat dissipation generated in the semiconductor chip, thereby causing a crack in the package, thereby adversely affecting the reliability of the package.
또한, 종래의 CSP 제작공정에서는 유니트 단위로 CSP를 제작하고 있기 때문에, 각 공정마다 별도의 작업대(Zig) 및 도구(Tool)을 필요로 하게 됨으로써, 제작 비용이 증대되는 문제점이 있었다.In addition, in the conventional CSP manufacturing process, since the CSP is manufactured in unit units, a separate workbench and a tool are required for each process, thereby increasing the manufacturing cost.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 열방출로 인한 크랙의 발생을 방지할 수 있는 CSP의 제작방법을 제공하는데, 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a CSP, which can prevent the occurrence of cracks due to heat release.
또한, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 웨이퍼 상태로 CSP를 제작함으로써, 제작 공정 및 비용을 감소시킬 수 있는 CSP의 제작방법을 제공하는데, 그 다른 목적이 있다.In addition, the present invention devised to solve the above problems, to provide a manufacturing method of the CSP that can reduce the manufacturing process and cost by manufacturing the CSP in the wafer state, there is another object.
도 1은 종래 기술에 따른 칩 크기 패키지를 도시한 단면도.1 is a cross-sectional view of a chip size package according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 칩 크기 패키지의 제작방법을 설명하기 위한 일련의 공정 단면도.2A-2D are a series of cross-sectional views illustrating a method of fabricating a chip size package in accordance with an embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 웨이퍼의 부분 식각 방법을 설명하기 위한 도면.3 is a view for explaining a partial etching method of a wafer according to an embodiment of the present invention.
도 4 내지 도 7은 본 발명의 다른 실시예에 따른 칩 크기 패키지의 제작방법을 설명하기 위한 도면.4 to 7 are views for explaining a method of manufacturing a chip size package according to another embodiment of the present invention.
도 8은 본 발명의 다른 일실시예에 따른 적층형 패키키를 도시한 도면.8 is a view showing a stacked package according to another embodiment of the present invention.
(도면의 주요부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
20 : 웨이퍼 22 : 본딩패드20: wafer 22: bonding pad
24a,24b : 글라스 26 : 제1금속패턴24a, 24b: glass 26: first metal pattern
28 : 제2금속패턴 29 : 홀28: second metal pattern 29: hole
30a,30b : 봉합제 40 : 인쇄회로기판30a, 30b: Encapsulant 40: printed circuit board
50 : 솔더 60 : 솔더 범프50: Solder 60: Solder Bump
A : 스크라이브 라인 B : 절단선A: scribe line B: cutting line
100,200 : 칩크기 패키지100,200: Chip size package
상기와 같은 목적을 달성하기 위한 본 발명의 CSP의 제작방법은, 상부면에 본딩패드들이 구비된 수 개의 반도체 칩들로 구성되어진 웨이퍼를 제공하는 단계; 상기 웨이퍼의 상부면에 글라스를 소정 두께로 코팅시키는 단계; 상기 웨이퍼의 하부면 소정 두께를 제거하는 단계; 상기 소정 두께가 제거된 웨이퍼의 하부면에 재차 글라스를 소정 두께로 코팅시키는 단계; 상기 웨이퍼 상부면을 그의 스크라이브 라인을 따라 소정 두께만큼 부분 식각하여 본딩패드의 측부를 노출시키는 제1홈을 형성하는 단계; 상기 제1홈의 내벽 및 이에 인접된 글라스 상부면에 상기 본딩패드와 접속되는 제1금속패턴을 형성하고, 상기 제1홈에 봉합제를 충진시키는 단계; 상기 웨이퍼의 하부면을 그의 스크라이브라인을 따라 소정 두께만큼 부분 식각하여 제2홈을 형성하는 단계; 상기 제2홈의 내벽 및 이에 인접된 글라스 상부면에 상기 제1금속패턴과 연결되는 제2금속패턴을 형성하고, 상기 제2홈에 봉합제를 충진시키는 단계; 및 상기 웨이퍼를 그의 스크라이브 라인을 따라 절단하는 단계를 포함하여 이루어진 것을 특징으로 한다.The manufacturing method of the CSP of the present invention for achieving the above object comprises the steps of providing a wafer consisting of a plurality of semiconductor chips with bonding pads on the upper surface; Coating a glass to a predetermined thickness on an upper surface of the wafer; Removing a predetermined thickness of a lower surface of the wafer; Coating a glass with a predetermined thickness on the lower surface of the wafer from which the predetermined thickness is removed; Partially etching the upper surface of the wafer along a scribe line to form a first groove to expose a side of a bonding pad; Forming a first metal pattern connected to the bonding pad on an inner wall of the first groove and a glass upper surface adjacent to the first groove, and filling a sealant in the first groove; Partially etching the lower surface of the wafer along a scribe brain thereof to a predetermined thickness to form a second groove; Forming a second metal pattern connected to the first metal pattern on an inner wall of the second groove and an upper surface of the glass adjacent thereto, and filling a sealant in the second groove; And cutting the wafer along its scribe line.
본 발명에 따르면, 반도체 칩의 두께를 얇게 할 수 있기 때문에, 열방출에 의한 크랙 발생을 방지할 수 있으며, 아울러, 웨이퍼 단위로 패키지를 제작하기 때문에, 전체적인 제작 공정 및 비용을 감소시킬 수 있다.According to the present invention, since the thickness of the semiconductor chip can be reduced, crack generation due to heat emission can be prevented, and the package is manufactured in units of wafers, so that the overall manufacturing process and cost can be reduced.
이하, 첨부된 도면을 참조하여 본 발명의 CSP를 보다 상세하게 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the CSP of the present invention.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 CSP의 제작방법을 설명하기 위한 일련의 공정 단면도로서, 우선, 도 2a에 도시된 바와 같이, 상부면에 본딩패드들(22)이 구비된 수 개의 반도체 칩들로 구성되어진 웨이퍼(20) 상에 글라스(Glass : 24a)를 소정 두께로 코팅시키고, 이어서, 웨이퍼(20)의 하부면을 소정 두께만큼 그라인딩(Grinding) 또는 에칭(Etching)하여 상기 웨이퍼(20)의 두께를 얇게 만든 상태에서, 웨이퍼(20)의 후면에 재차 글라스(24b)를 코팅시킨다.2A to 2D are a series of cross-sectional views illustrating a method of manufacturing a CSP according to an embodiment of the present invention. First, as shown in FIG. 2A, bonding pads 22 may be provided on an upper surface thereof. A glass 24a is coated on a wafer 20 composed of two semiconductor chips with a predetermined thickness, and then the lower surface of the wafer 20 is ground or etched by a predetermined thickness, thereby forming the wafer. In a state where the thickness of the thin film 20 is made thin, the glass 24b is coated on the rear surface of the wafer 20 again.
여기서, 도 3에 도시된 바와 같이, 각각 반도체 칩(20a)에 구비되는 본딩패드들(22)은 스크라이브 라인(A)에 접하여 배열되어 있다. 한편, 웨이퍼(20)의 상부면에 글라스(24a)가 코팅되어져 있는 것에 기인하여, 상기한 웨이퍼(20) 후면에 대한 그라인딩시에 웨이퍼(20)에 크랙(Crack)이 발생되는 것이 방지된다.Here, as illustrated in FIG. 3, the bonding pads 22 provided in the semiconductor chip 20a are arranged in contact with the scribe line A. FIG. On the other hand, due to the glass 24a being coated on the upper surface of the wafer 20, cracks are prevented from occurring in the wafer 20 during grinding on the back surface of the wafer 20.
다음으로, 도 2b에 도시된 바와 같이, 부분 식각(Half Etching) 공정을 실시하는 것에 의해 글라스(24a)가 코팅되어져 있는 웨이퍼(20)의 상부면 소정 두께가 식각되도록하여 홈을 형성하고, 이어서, 홈의 측면으로 돌출되어진 본딩패드(22)가 이후에 외부 전극단자와의 연결이 용이하게 되도록 홈의 내벽 및 이에 인접된 글라스(24a) 표면에 제1금속패턴(26)을 형성한 후, 홈에 에폭시 계열의 수지 또는 폴리이미드 계열의 수지 등과 같은 봉합제(30a)를 충진시킨다.Next, as illustrated in FIG. 2B, a groove is formed by etching a predetermined thickness of the upper surface of the wafer 20 on which the glass 24a is coated by performing a partial etching process. After forming the first metal pattern 26 on the inner wall of the groove and the surface of the glass 24a adjacent thereto, the bonding pad 22 protruding to the side of the groove can be easily connected to the external electrode terminal. The groove is filled with a sealant 30a such as an epoxy resin or a polyimide resin.
여기서, 홈은 “V자”형태가 되도록 하며, 아울러, 홈을 형성시킨 것에 의해 본딩패드(22)의 측부가 노출되도록 한다. 또한, 도 3에 도시된 바와 같이, 부분 식각 공정은 웨이퍼(20)의 스크라이브 라인(Scribe Line : A)을 따라 수행한다.Here, the grooves are formed in a “V” shape, and the side portions of the bonding pads 22 are exposed by forming grooves. In addition, as shown in FIG. 3, the partial etching process is performed along a scribe line A of the wafer 20.
한편, 부분 식각 공정을 수행함에 있어서, 도시하지는 않았으나, 웨이퍼의 전면에 감광막을 도포한 후, 상기 감광막에 대한 노광 및 현상 공정을 실시하여 웨이퍼의 스크라이브 라인을 노출시키는 감광막 패턴을 형성하고, 이어서, 감광막 패턴을 식각 마스크로하여 상기한 부분 식각 공정을 수행한다.On the other hand, in performing the partial etching process, although not shown, after the photosensitive film is applied to the entire surface of the wafer, the photosensitive film is exposed and developed to form a photosensitive film pattern for exposing the scribe line of the wafer, and then, The partial etching process is performed by using the photoresist pattern as an etching mask.
계속해서, 전술한 방법과 동일한 방법으로 웨이퍼(20)의 하부면에 대한 부분 식각 공정을 실시하고, 이어서, 홈 및 이에 인접된 글라스(24b) 표면에 제1금속패턴(26)과 연결되는 제2금속패턴(28)을 형성한 후, V자형 홈에 봉합제(30b)를 충진시켜 도 2c와 같은 형태를 만든다.Subsequently, a partial etching process is performed on the lower surface of the wafer 20 in the same manner as described above, and then the first metal pattern 26 is connected to the groove and the surface of the glass 24b adjacent thereto. After forming the two-metal pattern 28, the sealant (30b) is filled in the V-shaped groove to form the shape as shown in Figure 2c.
그리고 나서, 웨이퍼(20)에 대한 소잉(Sawing) 공정을 실시하여, 도 2d에 도시된 바와 같이, 웨이퍼 단위로 제작된 CSP들을 개별적인 CSP들로 분리시켜 CSP의 제작 공정을 완료한다.Then, a sawing process is performed on the wafer 20, and as shown in FIG. 2D, the CSPs manufactured on a wafer basis are separated into individual CSPs to complete the manufacturing process of the CSPs.
상기와 같은 제작 공정을 통해 CSP를 제작할 경우에는, 웨이퍼의 상부면에 글라스를 코팅시켰기 때문에, 웨이퍼의 하부면에 대한 그라인딩시에 웨이퍼에 크랙이 발생되는 것을 방지할 수 있고, 이에 따라, 반도체 칩의 두께를 더 얇게 할 수 있다. 따라서, 반도체 칩의 고속 구동시에 보다 빠르게 열방출이 이루어질 수 있도록 할 수 있기 때문에, 열방출에 의해 반도체 칩의 손상되는 것을 방지할 수 있게 된다.When manufacturing the CSP through the manufacturing process as described above, since the glass is coated on the upper surface of the wafer, it is possible to prevent the occurrence of cracks in the wafer during grinding on the lower surface of the wafer, thereby, the semiconductor chip The thickness of can be made thinner. Therefore, since heat dissipation can be made more quickly during high-speed driving of the semiconductor chip, damage to the semiconductor chip can be prevented by heat dissipation.
또한, 개별적으로 CSP를 제작하는 것이 아니라, 웨이퍼 단위로 CSP들을 제작하기 때문에, 제작 공정을 단순화시킬 수 있음은 물론 제작 비용도 감소시킬 수 있다.In addition, instead of manufacturing CSPs individually, CSPs are manufactured on a wafer basis, thereby simplifying the manufacturing process and reducing manufacturing costs.
본 발명의 다른 실시예로서, 도 4에 도시된 바와 같이, 부분 식각을 통해 웨이퍼(20)의 상·하부에 홈을 형성하되, 홈의 형태가 V자 형태가 아닌 U자형이 되도록 할 수도 있으며, 이 경우에는, 개별적인 CSP들로 분리시키기 위한 소잉 공정시에 도시된 바와 같은 점선(B)을 따라 수행함으로써, 금속패턴(26, 28)이 손상되는 것을 방지할 수 있음은 물론 금속패턴(26, 28)의 측면이 외부로 노출되는 것을 방지함으로써, 금속패턴(26, 28)에 대한 신뢰성을 향상시킬 수 있다.As another embodiment of the present invention, as shown in FIG. 4, the grooves are formed in the upper and lower portions of the wafer 20 through partial etching, but the grooves may be U-shaped instead of V-shaped. In this case, by performing along the dotted line B as shown in the sawing process for separating into individual CSPs, the metal patterns 26 and 28 can be prevented from being damaged, as well as the metal patterns 26. By preventing the side surfaces of, 28 from being exposed to the outside, the reliability of the metal patterns 26 and 28 can be improved.
본 발명의 또 다른 실시예로서, 도 5에 도시된 바와 같이, 상부면에 형성시킨 홈에는 봉합제(30a)를 충진시키지만, 하부면에 형성시킨 홈에는 봉합제를 충진시키지 않은 상태로 CSP의 제작을 완료하고, 이후, 실장시에 인쇄회로기판(40)과 CSP간의 공간에 솔더(50) 밀봉시킴으로써, 솔더 조인트(Soder Joint)의 효과를 더욱 향상시킬 수 있다.As another embodiment of the present invention, as shown in Figure 5, the grooves formed in the upper surface is filled with the sealant (30a), but the grooves formed in the lower surface of the CSP without filling the sealant After the fabrication is completed, the solder 50 is sealed in the space between the printed circuit board 40 and the CSP at the time of mounting, thereby further improving the effect of the solder joint.
또한, 본 발명의 또 다른 실시예로서, 도 6에 도시된 바와 같이, 봉합제(30a, 30b)를 충진시킴에 있어서, 그 충진 높이를 글라스(24a, 24b) 상에 배치되는 금속패턴(26, 28)의 표면 높이 보다 낮게 할 수도 있으며, 이 경우에도 CSP의 실장시에 솔더 조인트 효과를 향상시킬 수 있다.In addition, as another embodiment of the present invention, as shown in Figure 6, in filling the sealant (30a, 30b), the filling height of the metal pattern 26 disposed on the glass (24a, 24b) , 28) may be lower than the surface height, and even in this case, the solder joint effect can be improved when the CSP is mounted.
게다가, 본 발명의 또 다른 실시예로서, 도 7에 도시된 바와 같이, 본딩 패드(22)와 접속되어 있는 금속패턴(26)의 단부에 전기적 접속 수단인 솔더 볼(60)을 부착시킴과 동시에 글라스(24a, 24b)에는 반도체 칩(20a)을 노출시키는 수 개의 홀(29)을 형성시킬 수도 있다. 이 경우에는 솔더 볼(60)을 형성시킨 것에 의해 실장 공정을 보다 용이하게 수행할 수 있게 되며, 아울러, 열방출 효과를 더욱 향상시킬 수 있다.In addition, as another embodiment of the present invention, as shown in FIG. Several holes 29 exposing the semiconductor chip 20a may be formed in the glasses 24a and 24b. In this case, by forming the solder balls 60, the mounting process can be performed more easily, and the heat dissipation effect can be further improved.
한편, 본 발명의 다른 일실시예로서, 도 8에 도시된 바와 같이, 본 발명의 실시예에 따라 제작된 두 개의 CSP들(100, 200)을 적층시켜 적층형 CSP를 제작한다. 이때, 각 CSP들(100, 200)의 상·하부 표면으로 금속패턴들(26, 28)이 인출되어져 있는 것에 기인하여 매우 용이하게 그들(100, 200)간의 전기적 접속을 달성할 수 있다.Meanwhile, as another embodiment of the present invention, as shown in FIG. 8, two CSPs 100 and 200 manufactured according to an embodiment of the present invention are stacked to manufacture a stacked CSP. At this time, due to the extraction of the metal patterns 26 and 28 to the upper and lower surfaces of the CSPs 100 and 200, the electrical connection between them 100 and 200 can be achieved very easily.
또한, 두 개의 CSP를 적층시키는 방법 이외에 요구되는 메모리 용량에 따라 더 많은 수의 CSP들을 적층시키는 것도 가능하다.In addition to stacking two CSPs, it is also possible to stack more CSPs depending on the memory capacity required.
이상에서와 같이, 본 발명은 웨이퍼의 상부면에 글라스를 코팅시켜 백 그라인딩 공정시에 상기한 글라스에 의해 웨이퍼가 지지되도록 함으로써, 웨이퍼의 두께를 얇게 만들 수 있으며, 이에 따라, 얇은 두께의 CSP의 구현이 가능하게 되고, 이 결과로, 반도체 칩의 두게가 얇아진 것에 기인하여 고속 구동시에 열방출 효과를 향상시킬 수 있다.As described above, according to the present invention, the glass is coated on the upper surface of the wafer so that the wafer is supported by the glass during the back grinding process, thereby making the thickness of the wafer thin. It becomes possible to implement | achieve, and as a result, the heat dissipation effect can be improved at the time of high speed drive due to the thinning of the semiconductor chip.
또한, 웨이퍼 단위로 CSP를 제작하는 것에 기인하여 유니트 단위로 CSP의 제작 공정을 수행할 경우에 요구되는 작업대 및 도구의 사용이 삭제됨으로써, 제작 비용을 절감시킬 수 있다.In addition, due to the manufacturing of the CSP on a wafer basis, the use of a workbench and a tool required when performing the manufacturing process of the CSP on a unit basis is eliminated, thereby reducing manufacturing costs.
게다가, 본딩패드와 연결되어진 금속패턴의 단부가 패키지의 상·하부면에 각각 노출되어져 있는 것에 기인하여, 적층형 패키지를 제작함에 있어서 상·하부 패키지들간의 전기적 접속을 위한 별도의 수단이 필요치 않기 때문에, 매우 용이하게 적층형 패키지를 제작할 수 있다.In addition, since the end portions of the metal patterns connected to the bonding pads are exposed on the upper and lower surfaces of the package, respectively, no separate means for electrical connection between the upper and lower packages is required in manufacturing the laminated package. The laminated package can be manufactured very easily.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
Claims (7)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100556351B1 (en) * | 2004-07-27 | 2006-03-03 | 동부아남반도체 주식회사 | Metal Pad of semiconductor device and method for bonding of metal pad |
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1998
- 1998-10-29 KR KR1019980045763A patent/KR20000027746A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100556351B1 (en) * | 2004-07-27 | 2006-03-03 | 동부아남반도체 주식회사 | Metal Pad of semiconductor device and method for bonding of metal pad |
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| WITN | Withdrawal due to no request for examination |