KR20000020192A - Memory device and method for driving the same - Google Patents

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Abstract

PURPOSE: A memory device is provided to generate a boosting voltage having a stable level in an external voltage operation range although an external power supply voltage is used in a cell array. CONSTITUTION: A semiconductor memory device comprises a memory cell array, a bit line sensing circuit, an internal voltage clamping circuit and a boosting circuit. A plurality of memory cells are arranged in the memory cell array(10). The bit line sensing circuit(20) senses and amplifies data stored in the memory cell array, and uses an external power supply voltage at sensing data of a 'high' level. The internal voltage clamping circuit(30) is driven by the external power supply voltage, and generates an internal clamping voltage. The boosting circuit(50) generates a boosting voltage higher than the clamping voltage.

Description

셀 어레이에 외부전원전압을 사용하는 메모리 장치 및 그 구동방법Memory device using external power voltage for cell array and driving method thereof

본 발명은 메모리 장치 및 그 구동방법에 관한 것으로서, 특히 셀 어레이에 외부전원전압을 사용하면서도 외부 전압 동작영역 내에서 안정된 레벨을 가지는 승압전압을 발생할 수 있는 메모리 장치 및 그 구동방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory device and a driving method thereof, and more particularly to a memory device and a driving method thereof capable of generating a boosted voltage having a stable level in an external voltage operating region while using an external power supply voltage for a cell array.

반도체 메모리 장치에 있어서, 승압회로는 메모리 셀에 데이터를 기입하거나 메모리 셀로부터 데이터를 독출하는 워드라인 구동 회로에 승압전압을 제공하여 워드라인이 충분히 활성화되게 해준다. 승압전압(Vpp)은 반도체 메모리 장치가 공급하는 전원 전압보다 높은 전압으로서 상기 워드라인 구동 회로 이외에도 많이 사용되어지고 있다. 이러한 승압전압 발생회로는 통상 메모리 셀 어레이에 사용되는 전압을 그대로 사용하게 된다.In a semiconductor memory device, the boost circuit provides a boost voltage to a word line driver circuit that writes data to or reads data from the memory cell to sufficiently activate the word line. The boosted voltage Vpp is higher than the power supply voltage supplied by the semiconductor memory device, and is being used in addition to the word line driving circuit. The boosted voltage generation circuit generally uses the voltage used in the memory cell array as it is.

종래의 DRAM에 있어서 셀 어레이에는 일반적으로 내부전원전압이 사용되며, 이 내부전원전압을 이용하여 승압회로가 구동된다.In a conventional DRAM, an internal power supply voltage is generally used for a cell array, and a boost circuit is driven using the internal power supply voltage.

그러나, DRAM 의 고집적화로 저전압 동작의 필요성이 대두되면서 메모리 셀 어레이에 외부전원전압이 직접 사용되는 경우가 늘어나고 있다. 이처럼 외부 전원 전압을 셀 어레이에 사용하고 이를 이용하여 승압회로를 구동하는 경우, 외부 전원 전압 동작 영역 내에서 승압전압의 변화가 너무 심해 불안정한 승압전압을 발생하게 된다.However, as the necessity of low voltage operation is increased due to high integration of DRAM, an external power supply voltage is directly used in a memory cell array. As such, when the external power supply voltage is used in the cell array and the booster circuit is driven using the external power supply voltage, the voltage increase in the external power supply voltage operation region is too severe, resulting in unstable boosted voltage.

이와 같이 불안정한 승압전압이 발생되는 경우, 승압전압의 최대값이 너무 커져 게이트 산화막에서의 전기장이 한계값을 넘어서 트랜지스터가 파괴될 우려가 있다. 또한, 승압전압의 최소값은 셀 어레이 전압과 셀 문턱 전압 합보다 작아져서 데이터 독출(read) 또는 데이터 기입(write) 동작시 완전한 전하의 전달이 이루어지지 않아 오동작을 일으킬 우려가 있다.When an unstable boosted voltage is generated in this manner, the maximum value of the boosted voltage is so large that the electric field in the gate oxide film may exceed the limit and the transistor may be destroyed. In addition, since the minimum value of the boosted voltage is smaller than the sum of the cell array voltage and the cell threshold voltage, there is a fear that a full charge is not transferred during a data read or a data write operation, thereby causing a malfunction.

본 발명이 이루고자 하는 기술적 과제는, 셀 어레이에 외부전원전압을 사용하면서도 외부 전압 동작영역 내에서 안정된 레벨을 가지는 승압전압을 발생할 수 있는 메모리 장치를 제공하는 것이다.It is an object of the present invention to provide a memory device capable of generating a boosted voltage having a stable level in an external voltage operating region while using an external power supply voltage for a cell array.

본 발명이 이루고자 하는 다른 기술적 과제는, 상기 메모리 장치의 구동방법을 제공하는 것이다.Another object of the present invention is to provide a method of driving the memory device.

도 1은 본 발명에 따른 메모리 장치 구동시 사용되는 구동전압을 설명하기 위해 도시한 블록도이다.1 is a block diagram illustrating a driving voltage used when driving a memory device according to the present invention.

도 2는 외부전원전압이 사용되는 본 발명에 따른 비트라인 센싱 회로를 포함한 셀 어레이를 보여주는 회로도이다.2 is a circuit diagram illustrating a cell array including a bit line sensing circuit according to the present invention in which an external power supply voltage is used.

도 3은 본 발명에 따른 내부전압 클램핑 회로의 일 예를 도시한 회로도이다.3 is a circuit diagram illustrating an example of an internal voltage clamping circuit according to the present invention.

도 4는 내부 클램핑 전압을 외부전원전압의 최소값보다 작거나 같게 설정한 경우, 내부 클램핑 전압과 승압전압 레벨을 보여주는 그래프이다.4 is a graph showing the internal clamping voltage and the boosted voltage level when the internal clamping voltage is set to be equal to or smaller than the minimum value of the external power supply voltage.

도 5는 외부전원전압의 최소값과 최대값 사이에서 설정한 경우, 내부 클램핑 전압과 승압전압 레벨을 보여주는 그래프이다.5 is a graph showing the internal clamping voltage and the boosted voltage level when set between the minimum value and the maximum value of the external power supply voltage.

상기 과제를 달성하기 위한 본 발명에 따른 메모리 장치는, 메모리 셀이 배열되어 이루어진 메모리 셀 어레이와, 상기 메모리 셀에 저장된 데이터를 센싱하고 증폭하며, '하이' 레벨의 데이터 센싱에 외부전원전압을 사용하는 비트라인 센싱 회로와, 비트라인 센싱에 사용되는 상기 외부전원전압으로 구동되며, 내부 클램핑 전압을 발생하는 내부전압 클램핑 회로와, 상기 내부 클램핑 전압을 일정 레벨 승압된 승압전압을 발생하는 승압회로를 구비한다.In accordance with an aspect of the present invention, a memory cell array includes a memory cell array, an array of memory cells, sensing and amplifying data stored in the memory cell, and using an external power supply voltage for sensing a high level data. A bit line sensing circuit, an internal voltage clamping circuit that is driven by the external power supply voltage used for bit line sensing, and generates an internal clamping voltage, and a boosting circuit that generates a boosted voltage boosted by a predetermined level. Equipped.

본 발명에 따른 내부전압 클램핑 회로는, 내부 클램핑 전압 레벨과 소정의 기준전압 레벨을 비교하고, 내부 클램핑 전압이 상기 기준전압 레벨로 유지되도록 제어되며, 상기 메모리 장치는 상기 승압전압으로 구동되는 워드라인 드라이버 회로를 더 구비한다.The internal voltage clamping circuit according to the present invention compares an internal clamping voltage level with a predetermined reference voltage level, is controlled to maintain an internal clamping voltage at the reference voltage level, and the memory device is driven by the boosted voltage. A driver circuit is further provided.

상기 다른 과제를 달성하기 위한 본 발명에 따른 메모리 장치 구동방법은, 비트라인 센싱 회로를 포함한 셀 어레이는 외부전원전압을 사용하고, 승압전압을 발생하는 승압회로는 상기 외부전압을 일정레벨로 클램핑한 내부 클램핑 전압을 사용한다.According to another aspect of the present invention, there is provided a method of driving a memory device, wherein a cell array including a bit line sensing circuit uses an external power supply voltage, and a boosting circuit generating a boosted voltage clamps the external voltage to a predetermined level. Internal clamping voltage is used.

본 발명의 바람직한 실시예에 따르면, 상기 내부 클램핑 전압은 외부전원전압 동작영역 내에서 외부전원전압의 최소값보다 작거나 같게 설정하거나 또는, 외부전원전압 동작영역 내에서 외부전원전압의 최소값과 최대값 사이에서 설정할 수 있다.According to a preferred embodiment of the present invention, the internal clamping voltage is set to be less than or equal to the minimum value of the external power voltage in the external power supply voltage operating region, or between the minimum value and the maximum value of the external power supply voltage in the external power supply voltage operating region. Can be set at

상기 본 발명에 따르면, 메모리 장치를 저전압으로 동작 시키더라도, 데이터 독출 또는 데이터 기입 동작시 저전압 사용으로 인한 오동작 염려가 없으며, 외부전원전압 동작영역 내에서 승압전압을 일정한 레벨로 유지할 수 있다.According to the present invention, even when the memory device is operated at a low voltage, there is no fear of malfunction due to the use of low voltage during data read or data write operation, and the boosted voltage can be maintained at a constant level in the external power supply voltage operation region.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.

도 1은 본 발명에 따른 메모리 장치 구동시 사용되는 구동전압을 설명하기 위해 도시한 블록도이다.1 is a block diagram illustrating a driving voltage used when driving a memory device according to the present invention.

도 1에 도시된 바와 같이, 메모리 셀 어레이(10)와 비트라인 센싱 회로(20)는 외부전원전압을 이용하여 구동되고, 상기 비트라인 센싱 회로(20)를 포함하는 셀 어레이(10)에 사용된 전압 즉, 외부전원전압은 내부전압 클램핑회로(30)를 구동하여, 외부전원전압 동작영역 내에서 항상 일정한 내부 클램핑 전압을 발생한다. 이 클램핑 전압은 승압회로(50)를 구동하여 외부전원전압 동작영역 내에서 항상 일정한 승압전압(Vpp)을 발생하고, 상기 승압전압(Vpp)을 이용하여 워드라인 드라이버(60)가 구동된다.As shown in FIG. 1, the memory cell array 10 and the bit line sensing circuit 20 are driven using an external power supply voltage and used for the cell array 10 including the bit line sensing circuit 20. That is, the supplied voltage, that is, the external power supply voltage drives the internal voltage clamping circuit 30 to always generate a constant internal clamping voltage in the external power supply voltage operating region. The clamping voltage drives the booster circuit 50 to always generate a constant boosted voltage Vpp in the external power supply voltage operating region, and the wordline driver 60 is driven using the boosted voltage Vpp.

즉, 본 발명에 따르면 비트라인 센싱 회로(20)를 포함한 셀 어레이(10)는 외부전원전압으로 구동하고, 승압회로(50)는 상기 외부전압을 일정레벨로 클램핑한 내부 클램핑 전압으로 구동한다.That is, according to the present invention, the cell array 10 including the bit line sensing circuit 20 is driven by an external power supply voltage, and the boost circuit 50 is driven by an internal clamping voltage clamped to the predetermined level.

도 2는 외부전원전압이 사용되는 본 발명에 따른 비트라인 센싱 회로(20)를 포함한 셀 어레이(10)를 보여주는 회로도이다.2 is a circuit diagram showing a cell array 10 including a bit line sensing circuit 20 according to the present invention in which an external power supply voltage is used.

디램의 경우를 예로 들면, 도시된 바와 같이, 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리 셀(MC)이 비트라인(BL) 또는 상보 비트라인( )과 워드라인(WL0∼WLi)의 교차점에 배열되어 셀 어레이(10)를 이루고 있다. 또한, 비트라인 센싱 회로(20)는 PMOS 트랜지스터(22), NMOS 트랜지스터(24) 및 각 비트라인 상의 데이터를 감지 증폭하는 비트라인 센스 앰프(BLSA)를 포함하도록 구성된다.For example, in the case of a DRAM, as illustrated, a memory cell MC including one transistor and one capacitor includes a bit line BL or a complementary bit line. ) And the word lines WL 0 to WLi to form the cell array 10. In addition, the bit line sensing circuit 20 is configured to include a PMOS transistor 22, an NMOS transistor 24, and a bit line sense amplifier BLSA that senses and amplifies data on each bit line.

여기서, 상기 비트라인 센싱 회로(20)를 구성하는 PMOS 트랜지스터(22)와 NMOS 트랜지스터(24)는 각각, 외부전원전압(EVC)과 접지전압(Vss)에 연결되어 있으며, 비트라인 센싱 인에이블 신호들(LAPG, LANG)에 의해 제어된다.Here, the PMOS transistor 22 and the NMOS transistor 24 constituting the bit line sensing circuit 20 are connected to an external power supply voltage EVC and a ground voltage Vss, respectively, and a bit line sensing enable signal. Controlled by LAPG and LANG.

상기 셀 어레이(10)와 비트라인 센싱 회로의 동작을 개략적으로 설명하면 먼저, 로우(row) 어드레스가 입력되면 디코딩 회로에 의해 상기 워드라인(WL0∼WLi) 중 하나가 선택되고, 칼럼(column) 어드레스에 의해 비트라인쌍들 중 하나가 선택되면, 그 교차점에 위치한 메모리 셀(MC)의 커패시터에 전하가 충전되거나 방전됨으로써 데이터가 독출되거나 기입된다.Referring to the operation of the cell array 10 and the bit line sensing circuit in brief, first, when a row address is input, one of the word lines WL 0 to WLi is selected by a decoding circuit and a column is selected. When one of the pairs of bit lines is selected by the address, the data is read or written by charging or discharging the capacitor of the memory cell MC located at the intersection thereof.

그리고, 상기 비트라인 센스 앰프(BLSA)는 상기 비트라인 센싱 인에이블 신호들(LAPG, LANG)가 입력되면 비트라인(BL) 전압과 상보 비트라인( )의 전압차를 센싱하고, 전압레벨이 낮은쪽은 접지전압(Vss)으로, 높은쪽은 외부전원전압(EVC) 레벨로 센싱한 후, 메모리 셀(MC)의 커패시터에 데이터를 저장하거나 입출력 라인(도시되지 않음)으로 데이터를 전달하게 된다.When the bit line sensing enable signals LAPG and LANG are input, the bit line sense amplifier BLSA may have a bit line BL voltage and a complementary bit line. ) Senses the voltage difference, the lower level is the ground voltage (Vss) and the higher level is the external power voltage (EVC) level, and then stores data in the capacitor of the memory cell MC or input / output line Data (not shown).

종래의 경우, 비트라인 센싱 회로(20)를 구성하는 상기 PMOS 트랜지스터(22)에 내부전원전압을 연결하고, 상기 내부전원전압을 이용하여 클램핑 전압과 워드라인 드라이버의 전원전압인 승압전압을 발생하였다. 그러나, 본 발명에 따르면 언급된 바와 같이, PMOS 트랜지스터(22)에 외부전원전압을 연결하고 이를 이용하여 내부 클램핑 전압을 발생시킨 다음, 승압회로를 구동한다.In the related art, an internal power supply voltage is connected to the PMOS transistor 22 constituting the bit line sensing circuit 20, and a clamping voltage and a boosted voltage that is a power supply voltage of the word line driver are generated using the internal power supply voltage. . However, according to the present invention, as mentioned, the external power supply voltage is connected to the PMOS transistor 22 to generate an internal clamping voltage using the same, and then the boost circuit is driven.

도 3은 본 발명에 따른 내부전압 클램핑 회로(30)의 일 예를 도시한 회로도이다.3 is a circuit diagram illustrating an example of the internal voltage clamping circuit 30 according to the present invention.

도 3을 참조하면, 본 발명의 바람직한 실시예에 따른 내부전압 클램핑 회로(30)는, 외부전원전압(EVC)을 사용하여 내부 클램핑 전압(Vclamp)을 발생하며, 내부 클램핑 전압(Vclamp) 레벨과 기준전압(Vrefdc) 레벨을 비교하고, 내부 클램핑 전압(Vclamp) 전압 레벨이 기준전압(Vrefdc) 레벨로 유지되도록 구성된다.Referring to FIG. 3, the internal voltage clamping circuit 30 according to a preferred embodiment of the present invention generates an internal clamping voltage Vclamp using an external power supply voltage EVC, and generates an internal clamping voltage Vclamp level. The reference voltage Vrefdc level is compared and the internal clamping voltage Vclamp voltage level is maintained at the reference voltage Vrefdc level.

예들 들어, 도 3에 도시된 바와 같이, 내부 클램핑 전압(Vclamp)이 기준전압(Vrefdc) 보다 클 경우, 제1 NMOS 트랜지스터(NM1)와 제1 및 제2 PMOS 트랜지스터들(PM1 및 PM2)이 턴-온 된다. 따라서, 드라이브단의 제3 PMOS 트랜지스터(PM3)의 게이트 전압이 높아져 내부 클램핑 전압(Vclamp) 레벨이 낮아진다. 이와 반대로, 기준전압(Vrefdc) 보다 내부 클램핑 전압(Vclamp) 레벨이 낮으면, 제2 NMOS 트랜지스터(NM2)가 턴-온 되고, 드라이브단의 제3 PMOS 트랜지스터(PM3) 게이트 전압이 낮아진다. 이에 따라, 내부 클램핑 전압(Vclamp) 레벨은 높아지고, 그 결과 내부 클램핑 전압은 일정한 레벨을 유지하게 된다.For example, as shown in FIG. 3, when the internal clamping voltage Vclamp is greater than the reference voltage Vrefdc, the first NMOS transistor NM1 and the first and second PMOS transistors PM1 and PM2 are turned on. -It's on. Accordingly, the gate voltage of the third PMOS transistor PM3 of the drive stage is increased to lower the internal clamping voltage Vclamp level. On the contrary, when the internal clamping voltage Vclamp level is lower than the reference voltage Vrefdc, the second NMOS transistor NM2 is turned on and the gate voltage of the third PMOS transistor PM3 of the drive terminal is lowered. As a result, the internal clamping voltage Vclamp level is increased, and as a result, the internal clamping voltage is maintained at a constant level.

도 4 및 도 5는 본 발명의 바람직한 실시예에 따른 내부 클램핑 전압(Vclamp1, Vclamp2)과 승압전압(Vpp1, Vpp2) 레벨을 보여주는 그래프들로서, 도 4는 내부 클램핑 전압(Vclamp)을 외부전원전압의 최소값(EVCmin)보다 작거나 같게 설정한 경우, 도 5는 외부전원전압의 최소값(EVCmin)과 최대값(EVCmax) 사이에서 설정한 경우를 각각 도시하고 있다.4 and 5 are graphs showing the levels of the internal clamping voltages Vclamp1 and Vclamp2 and the boosted voltages Vpp1 and Vpp2 according to the preferred embodiment of the present invention. When it is set smaller than or equal to the minimum value EVCmin, FIG. 5 shows the case where it is set between the minimum value EVCmin and the maximum value EVCmax of an external power supply voltage, respectively.

도 4에 도시된 바와 같이, 외부전원전압 동작영역 내에서 최소 외부전원전압(EVCmin) 보다 작거나 같게 내부 클램핑 전압(Vclamp1)을 설정할 경우, 내부 클램핑 전압(Vclamp1)은 외부전원전압 동작영역 내에서 항상 일정하게 발생된다. 이 일정한 내부 클램핑 전압(Vclamp1)을 이용하여 승압회로를 구동시킴으로써, 일정한 승압전압(Vpp1)을 발생할 수 있다.As shown in FIG. 4, when the internal clamping voltage Vclamp1 is set to be less than or equal to the minimum external power voltage EVCmin in the external power supply voltage operating region, the internal clamping voltage Vclamp1 is within the external power supply voltage operating region. It always happens constantly. By driving the boosting circuit using this constant internal clamping voltage Vclamp1, a constant boosting voltage Vpp1 can be generated.

이때, 상기 승압전압(Vpp1)과 최대 외부전원전압 레벨의 차가, 셀의 문턱전압보다 크게 되도록 조절한다.At this time, the difference between the boosted voltage Vpp1 and the maximum external power supply voltage level is adjusted to be greater than the threshold voltage of the cell.

도 5에 도시된 바와 같이, 외부전원전압 동작영역의 최소값(EVCmin)보다는 크게 최대값(EVCmax)보다는 작게 내부 클램핑 전압(Vclamp2)을 설정할 경우, 내부 클램핑 전압은 정해진 레벨 이하에서는 외부전원전압에 따라 결정되고, 정해진 레벨에서부터는 일정한 값을 유지한다. 이 경우에는, 도 4에 도시된 최소 외부전원전압과 승압전압 레벨의 큰 차이로 인해 트랜지스터가 파괴되는 것을 방지할 수 있으며, 상기 내부 클램핑 전압(Vclamp2)을 이용하여 승압회로(도 1의 50)를 구동시킴으로써, 외부전원전압 동작영역 내의 어떠한 동작전압 하에서도 외부전원전압 레벨과의 차이가 어느 정도 일정한 승압전압(Vpp2)을 발생할 수 있다.As shown in FIG. 5, when the internal clamping voltage Vclamp2 is set to be larger than the minimum value EVCmin of the external power supply voltage operating region and smaller than the maximum value EVCmax, the internal clamping voltage is determined according to the external power supply voltage at a predetermined level or less. It is determined and maintains a constant value from the set level. In this case, the transistor can be prevented from being destroyed due to a large difference between the minimum external power supply voltage and the boosted voltage level shown in FIG. 4, and the boosted circuit (50 in FIG. 1) using the internal clamping voltage Vclamp2. By driving, the boost voltage Vpp2 can be generated to a certain degree different from the external power supply voltage level under any operating voltage in the external power supply voltage operating region.

도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 워드라인 드라이버에 사용되는 승압전압을 예로 들어 설명하였으나, 비트라인 절연회로나, 데이터 출력 버퍼 등과 같이 승압전압이 사용되는 회로에도 적용될 수 있다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. For example, in the present specification, a boost voltage used in a word line driver has been described as an example, but may be applied to a circuit in which a boost voltage is used, such as a bit line isolation circuit or a data output buffer. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따른 메모리 장치는, 비트라인 센싱 회로를 포함한 셀 어레이는 외부전원전압으로 구동하고, 승압전압을 발생하는 승압회로는 상기 외부전압을 일정레벨로 클램핑한 내부 클램핑 전압으로 구동한다. 따라서, 메모리 장치를 저전압으로 동작 시키더라도, 데이터 독출(read) 또는 데이터 기입(write) 동작시 저전압 사용으로 인한 오동작 염려가 없으며, 외부전원전압 동작영역 내에서 승압전압을 일정한 레벨로 유지할 수 있다.As described above, in the memory device according to the present invention, a cell array including a bit line sensing circuit is driven by an external power supply voltage, and a booster circuit generating a boosted voltage is driven by an internal clamping voltage clamped to the predetermined level. do. Therefore, even when the memory device is operated at a low voltage, there is no fear of malfunction due to the use of the low voltage during data read or data write operation, and the boosted voltage can be maintained at a constant level in the external power supply voltage operation region.

Claims (7)

승압전압을 사용하는 반도체 메모리 장치에 있어서,In a semiconductor memory device using a boosted voltage, 메모리 셀이 배열되어 이루어진 메모리 셀 어레이;A memory cell array in which memory cells are arranged; 상기 메모리 셀에 저장된 데이터를 센싱하고 증폭하며, '하이' 레벨의 데이터 센싱에 외부전원전압을 사용하는 비트라인 센싱 회로;A bit line sensing circuit for sensing and amplifying data stored in the memory cell and using an external power supply voltage to sense data of a 'high' level; 비트라인 센싱에 사용되는 상기 외부전원전압으로 구동되며, 내부 클램핑 전압을 발생하는 내부전압 클램핑 회로; 및An internal voltage clamping circuit driven by the external power supply voltage used for bit line sensing and generating an internal clamping voltage; And 상기 내부 클램핑 전압을 일정 레벨 승압된 승압전압을 발생하는 승압회로를 구비하는 것을 특징으로 하는 메모리 장치.And a booster circuit configured to generate a boosted voltage boosted by a predetermined level of the internal clamping voltage. 제1항에 있어서, 상기 내부전압 클램핑 회로는, 상기 내부 클램핑 전압 레벨과 소정의 기준전압 레벨을 비교하고, 내부 클램핑 전압이 상기 기준전압 레벨로 유지되도록 제어되는 회로인 것을 특징으로 하는 메모리 장치.The memory device of claim 1, wherein the internal voltage clamping circuit is a circuit which is controlled to compare the internal clamping voltage level with a predetermined reference voltage level and to maintain the internal clamping voltage at the reference voltage level. 제1항에 있어서, 상기 메모리 장치는 상기 승압전압으로 구동되는 워드라인 드라이버 회로를 더 구비하는 것을 특징으로 하는 메모리 장치.2. The memory device of claim 1, wherein the memory device further comprises a word line driver circuit driven at the boosted voltage. 승압전압을 사용하는 반도체 메모리 장치의 구동 방법에 있어서,In the driving method of a semiconductor memory device using a boost voltage, 비트라인 센싱 회로를 포함한 셀 어레이는 외부전원전압을 사용하고, 승압전압을 발생하는 승압회로는 상기 외부전압을 일정레벨로 클램핑(clamping)한 내부 클램핑 전압을 사용하는 것을 특징으로 하는 메모리 장치 구동방법.A cell array including a bit line sensing circuit uses an external power supply voltage, and a boost circuit that generates a boosted voltage uses an internal clamping voltage that clamps the external voltage to a predetermined level. . 제4항에 있어서, 상기 내부 클램핑 전압은 외부전원전압 동작영역 내에서 외부전원전압의 최소값보다 작거나 같게 설정하는 것을 특징으로 하는 메모리 장치 구동방법.The method of claim 4, wherein the internal clamping voltage is set to be equal to or less than a minimum value of the external power supply voltage in the external power supply voltage operation region. 제5항에 있어서, 상기 내부 클램핑 전압을 일정레벨로 승압시킨 승압전압은, 외부전원전압 동작영역 내에서 외부전원전압의 최대값에 비해 셀의 문턱전압 이상 큰 레벨을 가지는 것을 특징으로 하는 메모리 장치 구동방법.The memory device as claimed in claim 5, wherein the boosted voltage obtained by boosting the internal clamping voltage to a predetermined level has a level greater than or equal to a threshold voltage of a cell in the external power supply voltage operating region. Driving method. 제4항에 있어서, 상기 내부 클램핑 전압은 외부전원전압 동작영역 내에서 외부전원전압의 최소값과 최대값 사이에서 설정하는 것을 특징으로 하는 메모리 장치 구동방법.The method of claim 4, wherein the internal clamping voltage is set between a minimum value and a maximum value of an external power supply voltage in an external power supply voltage operating region.
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KR100403340B1 (en) * 2001-06-30 2003-10-30 주식회사 하이닉스반도체 Eprom for sense amplifier
KR100670701B1 (en) * 2004-10-30 2007-01-17 주식회사 하이닉스반도체 Semiconductor device for low voltage

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