KR20000019864U

KR20000019864U - Frequency detector

Info

Publication number: KR20000019864U
Application number: KR2019990006678U
Authority: KR
Inventors: 김윤기
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2000-11-25
Also published as: KR200270629Y1

Abstract

본 고안은 주파수 감지기에 관한 것으로, 클럭신호를 입력받아 최종단의 홀드시간을 생성시키기 위해 지연하는 입력신호 생성부와, 입력신호 생성부의 신호를 입력받아 감지하고자 하는 기준주파수의 지연값만큼 지연시키는 지연회로부와, 지연회로부의 출력신호와 입력신호 생성부의 출력신호를 조합하여 클럭신호에 의해 주파수를 감지하는 감지부로 이루어져 커패시터의 충반전을 이용한 종래의 아날로그적인 주파수 감지기를 아날로그적인 요소를 최소화시켜 공정변화 및 외부조건에 영향을 받지 않도록 하여 안정되게 주파수를 감지할 수 있다는 이점이 있다.The present invention relates to a frequency detector, which receives a clock signal and delays to generate a hold time of the final stage, and delays by a delay value of the reference frequency to receive the signal received from the input signal generator Combining the delay circuit section, the output signal of the delay circuit section and the output signal of the input signal generating section, the sensing section for detecting the frequency by the clock signal process to minimize the analog elements of the conventional analog frequency detector using the charging and charging of the capacitor There is an advantage that the frequency can be sensed stably without being affected by changes and external conditions.

Description

Frequency detector {Frequency detector}

본 고안은 주파수 감지기에 관한 것으로서, 보다 상세하게는 커패시터의 충반전을 이용한 종래의 아날로그적인 주파수 감지기를 아날로그적인 요소를 최소화시켜 공정변화 및 외부조건에 영향을 받지 않도록 하여 안정되게 주파수를 감지할 수 있도록 한 주파수 감지기에 관한 것이다.The present invention relates to a frequency detector. More specifically, the conventional analog frequency detector using a charge and charge of a capacitor can be stably sensed by minimizing the analog elements so as not to be affected by process changes and external conditions. So it relates to one frequency detector.

IC카드는 일반적으로 카드에 마이크로 프로세서와 메모리를 삽입하여 구성되는 것으로서 신용카드, 직불카드, 신분증등에 많이 사용되고 있다.IC cards are generally composed of a microprocessor and memory inserted into a card, and are widely used for credit cards, debit cards, and ID cards.

이와 같은 IC카드를 사용함에 있어 카드와 단말기간에 통신을 할때 외부적인 영향에 의한 오동작을 방지하기 위해 여러가지 종류의 보안회로들이 구성되어 있는데 이들 중 하나로서 주파수 감지기가 사용되는데 이 주파수 감지기에서 최대의 주파수값을 산출하여 보다 확실한 카드의 신회성을 부여하고 있다.In using the IC card, various types of security circuits are constructed to prevent malfunction due to external influences when communicating between the card and the terminal. The frequency value is calculated to give a more reliable card identity.

도 1은 종래의 주파수 감지기를 나타낸 회로도이다.1 is a circuit diagram illustrating a conventional frequency detector.

여기에서 보는 바와 같이 주파수 감지기는 커패시터(C)의 충방전을 이용하여 주파수의 크기를 검출하하는 회로로서, 입력신호(CLK)에 의해 검출하고자 하는 주파수값에 대한 동작전압을 설정하는 입력단(10)과, 입력단(10)의 설정값에 의해 충방전을 수행하는 커패시터(C)와, 커패시터(C)의 충방전된 노드 전압에 의해 작동되어 주파수를 검출하는 검출부(20)로 이루어진다.As shown here, the frequency detector is a circuit for detecting the magnitude of the frequency by using the charging and discharging of the capacitor C. The frequency detector 10 sets an operating voltage with respect to a frequency value to be detected by the input signal CLK. ), A capacitor C for charging and discharging by the set value of the input terminal 10, and a detector 20 operating by the charged and discharged node voltage of the capacitor C to detect a frequency.

즉, 커패시터(C)의 노드 전압은 제 1PMOS트랜지스터(P1)와 제 1NMOS트랜지스터(N1)의 동작 저항과 커패시터 값에 의해 정해진다. 이와 같이 입력단(10)에서 설정된 커패시터(C)의 노드 전압에 의해 검출부(30)의 제 2NMOS트랜지스터(N2)를 작동시키게 되어 인버터(INV)의 입력값을 조절함으로써 입력되는 주파수가 기준 주파수에 비해 큰 값인지 작은 값인지 감지하게 된다.That is, the node voltage of the capacitor C is determined by the operating resistance and the capacitor value of the first PMOS transistor P1 and the first NMOS transistor N1. As such, the second NMOS transistor N2 of the detector 30 is operated by the node voltage of the capacitor C set at the input terminal 10, so that the frequency input by adjusting the input value of the inverter INV is compared with the reference frequency. It will detect whether the value is large or small.

그런데, 위와 같이 커패시터(C)의 충방전을 이용한 주파수 감지기는 주파수가 아주 작은 쪽을 검출하고자 할때는 주기가 길어 커패시터(C)의 충방전 시간이 충분하여 비교적 정확한 값을 얻을 수 있으나 주파수가 높은 쪽을 감지할 때는 충방전 시간이 충분하지 않아 정확한 값을 검출 할 수 없게 된다는 문제점이 있다.However, as described above, the frequency detector using the charge and discharge of the capacitor (C) has a long period when detecting a very small frequency, so the charge and discharge time of the capacitor (C) is sufficient to obtain a relatively accurate value, but the higher frequency When detecting the problem, there is a problem that the charge and discharge time is not enough to detect the correct value.

또한, 충방전의 시간상수는 R과 C의 곱으로 나타나기 때문에 공정의 변화에 의해 커패시터(C)의 노드 값이 변하게 될 수 있으며, 검출부(30)의 인버터(INV)도 공정인자 기타의 변수 즉, 전압, 온도등에 의해 문턱전압이 흔들리게 되기 때문에 외부 환경에 영향을 받지 않고 안정되게 주파수를 감지할 수 없다는 문제점이 있다.In addition, since the time constant of charge and discharge is represented by the product of R and C, the node value of the capacitor C may be changed by the change of the process, and the inverter INV of the detector 30 may also be a process factor or other variable. Since the threshold voltage is shaken by the voltage and the temperature, there is a problem that the frequency cannot be stably detected without being affected by the external environment.

본 고안은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 고안의 목적은 공정변화 및 외부환경의 영향을 받지 않고 안정된 주파수 감지를 위해 아날로그적인 요소를 최소화시키고 지연회로에 의해 기준주파수를 지연시켜 기준주파수와 조합하여 새로운 디지탈 파형을 형성하여 주파수를 감지할 수 있도록 한 주파수 감지기를 제공함에 있다.The present invention was created to solve the above problems, and the object of the present invention is to minimize the analog elements for stable frequency detection without being affected by process changes and external environment, and to delay the reference frequency by a delay circuit. It is to provide a frequency detector that can detect the frequency by forming a new digital waveform in combination with the reference frequency.

도 2는 본 고안에 의한 주파수 감지기를 나타낸 블록구성도이다.Figure 2 is a block diagram showing a frequency detector according to the present invention.

도 3은 도 2의 지연회로부를 나타낸 회로도이다.3 is a circuit diagram illustrating a delay circuit of FIG. 2.

도 4는 기준주파수보다 작은 주파수를 감지할 때의 출력파형이다.4 is an output waveform when detecting a frequency smaller than the reference frequency.

도 5는 기준주파수보다 큰 주파수를 감지할 때의 출력파형이다.5 is an output waveform when detecting a frequency larger than the reference frequency.

도 6은 기준주파수와 동일한 주파수를 감지할 때의 출력파형이다.6 is an output waveform when detecting the same frequency as the reference frequency.

- 도면의 주요부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawings

30 : 입력신호 생성부 40 : 지연회로부30: input signal generator 40: delay circuit

50 : 감지부 52 : 앤드게이트50: detector 52: end gate

54 : D-플립플롭 56 : 인버터54: D-flip-flop 56: inverter

상기와 같은 목적을 이루기 위한 본 고안은 클럭신호를 입력받아 최종단의 홀드시간을 생성시키기 위해 지연하는 입력신호 생성부와, 입력신호 생성부의 신호를 입력받아 감지하고자 하는 기준주파수의 지연값만큼 지연시키는 지연회로부와, 지연회로부의 출력신호와 입력신호 생성부의 출력신호를 조합하여 클럭신호에 의해 주파수를 감지하는 감지부로 이루어진 것을 특징으로 한다.The present invention for achieving the above object is an input signal generator for delaying to receive the clock signal to generate a hold time of the final stage, and delayed by the delay value of the reference frequency to receive the signal received from the input signal generator And a detection unit for detecting a frequency by a clock signal by combining the delay circuit unit and the output signal of the delay circuit unit and the output signal of the input signal generator.

위와 같이 이루어진 본 고안의 작동을 설명하면 다음과 같다.Referring to the operation of the present invention made as described above are as follows.

공정변화에 영향이 적은 회로들로 구성된 입력신호 생성부의 출력신호와 지연회로의 출력신호를 조합하여 새로운 디지털 파형을 생성한 후 입력되는 클럭신호에 의해 주파수의 크기를 감지함으로써 공정변화 및 외부환경에 영향없이 안정되게 주파수를 감지할 수 있게 된다.Combining the output signal of the input signal generator and the output signal of the delay circuit, which are composed of circuits with little influence on process change, generate a new digital waveform, and then detect the magnitude of the frequency by the input clock signal. The frequency can be detected stably without any influence.

이하, 본 고안의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 고안의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. In addition, the present embodiment is not intended to limit the scope of the present invention, but is presented by way of example only and the same parts as the conventional configuration using the same reference numerals and names.

여기에 도시된 바와 같이 클럭신호(CLK)를 입력받아 약간 지연시켜 최종단의 감지부(50)에서 D-플립플롭(54)의 입력신호(FF_in)와 클럭신호(CLK)와의 홀드시간(HOLD)을 생성시키기 위한 입력신호 생성부(30)와, 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받아 감지하고자 하는 기준주파수의 지연값(DELAY) 만큼 지연시키는 지연회로부(40)와, 지연회로부(40)의 출력신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 조합하여 클럭신호(CLK)에 의해 주파수를 감지하는 감지부(50)로 이루어진 것을 특징으로 한다.As shown here, the clock signal CLK is inputted and delayed slightly so that the holding unit HOLD between the input signal FF_in of the D-flip flop 54 and the clock signal CLK is held by the sensing unit 50 at the final stage. And a delay circuit unit 40 for receiving the output signal D_CLK of the input signal generator 30 and delaying it by a delay value DELAY of a reference frequency to be detected. The combination of the output signal (DD_CLK) of the delay circuit unit 40 and the output signal (D_CLK) of the input signal generator 30 is characterized in that the sensing unit 50 for detecting the frequency by the clock signal (CLK) do.

위의 감지부(50)는 입력신호 생성부(30)의 출력신호(D_CLK)와 지연회로부(40)의 출력신호(DD_CLK)를 조합하여 출력하는 앤드게이트(52)와, 클럭신호(52)에 의해 작동되어 앤드게이트(52)의 출력값(FF_in)을 전달하는 D-플립플롭(54)과, D-플립플롭(54)의 출력값(FF_out)을 반전시켜 출력하는 인버터(56)로 이루어진다.The detector 50 includes an AND gate 52 for combining the output signal D_CLK of the input signal generator 30 and the output signal DD_CLK of the delay circuit unit 40, and a clock signal 52. And an inverter 56 which inverts and outputs the output value FF_out of the D-flip-flop 54, which is operated by the D-flip flop 54 to transmit the output value FF_in of the AND gate 52.

여기에 도시된 바와 같이 지연회로부는 다수개의 인버터와 이 다수개의 인버터와 인버터 사이에 접지와 매개된 다수개의 커패시터로 구성된다.As shown here, the delay circuit portion is composed of a plurality of inverters and a plurality of capacitors interposed with ground between the plurality of inverters and the inverters.

이때 커패시터가 공정에 의해 많이 흔들린다면 커패시터의 크기를 최소화하여 인버터의 지연시간을 주로 이용하도록 설계하고, 커패시터가 어느정도 안정되어 있다면 면적면에서 유리한 커패시터의 회로를 이용하여 설계한다.At this time, if the capacitor is shaken much by the process, it is designed to minimize the size of the capacitor and use the delay time of the inverter mainly.

위와 같이 이루어진 주파수 감지기의 작동을 도 4 내지 도 6에 도시된 각 노드의 출력파형을 나타낸 그래프를 참조하여 설명하면 다음과 같다.Referring to the operation of the frequency detector made as described above with reference to the graph showing the output waveform of each node shown in Figures 4 to 6 as follows.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 앤드게이트(52)에 의해 서로 조합하여 D-플립플롭(54)의 입력신호(FF_in)로 사용한다. 그러면, 클럭신호(CLK)가 하강할때 작동되는 D-플립플롭(54)의 출력값(FF_out)은 항상 고전위 값이 출력된다. 따라서, 이를 인버터(56)에 의해 반전한 감지값(Freq_Det)은 저전위가 된다.As shown here, the clock signal CLK is output by being delayed by the hold time HOLD by the input signal generator 30 to which the clock signal CLK is input. The delay circuit 40 receiving the output signal D_CLK of the input signal generator 30 outputs the delayed signal DD_CLK delayed by the delay value DELAY of the reference frequency. The delay signal DD_CLK and the output signal D_CLK of the input signal generator 30 are combined by the AND gate 52 to be used as the input signal FF_in of the D-flip flop 54. Then, the high value of the output value FF_out of the D-flip-flop 54, which is operated when the clock signal CLK falls, is always output. Therefore, the sensed value Freq_Det inverted by the inverter 56 becomes low potential.

따라서, 기준주파수보다 낮은 주파수임을 감지하게 된다.Therefore, it is detected that the frequency is lower than the reference frequency.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)를 앤드게이트(52)에 의해 서로 조합하여 D-플립플롭(54)의 입력신호(FF_in)로 사용한다. 그러면, 클럭신호(CLK)가 하강할때 작동되는 D-플립플롭(54)의 출력값(FF_out)은 항상 저전위 값이 출력된다. 따라서, 이를 인버터(56)에 의해 반전한 감지값(Freq_Det)은 고전위가 된다.As shown here, the clock signal CLK is output by being delayed by the hold time HOLD by the input signal generator 30 to which the clock signal CLK is input. The delay circuit 40 receiving the output signal D_CLK of the input signal generator 30 outputs the delayed signal DD_CLK delayed by the delay value DELAY of the reference frequency. The delay signal DD_CLK and the output signal D_CLK of the input signal generator 30 are combined by the AND gate 52 to be used as the input signal FF_in of the D-flip flop 54. Then, a low potential value is always output to the output value FF_out of the D-flip flop 54 which is operated when the clock signal CLK falls. Accordingly, the sensed value Freq_Det inverted by the inverter 56 becomes high potential.

따라서, 기준주파수보다 큰 주파수임을 감지하게 된다.Therefore, it is detected that the frequency is greater than the reference frequency.

여기에 도시된 바와 같이 클럭신호(CLK)가 입력되는 입력신호 생성부(30)에 의해 홀드시간(HOLD) 만큼 지연되어 출력된다. 이 입력신호 생성부(30)의 출력신호(D_CLK)를 입력받은 지연회로(40)에서는 기준주파수의 지연값(DELAY) 만큼 지연된 지연신호(DD_CLK)를 출력하게 된다. 이 지연신호(DD_CLK)와 입력신호 생성부(30)의 출력신호(D_CLK)는 서로 지연값 만큼 차이가 나기 때문에 서로 반대되는 값을 갖게 된다. 따라서 앤드게이트(52)의 출력값은 항상 저전위값을 갖게 된다.As shown here, the clock signal CLK is output by being delayed by the hold time HOLD by the input signal generator 30 to which the clock signal CLK is input. The delay circuit 40 receiving the output signal D_CLK of the input signal generator 30 outputs the delayed signal DD_CLK delayed by the delay value DELAY of the reference frequency. Since the delay signal DD_CLK and the output signal D_CLK of the input signal generator 30 differ from each other by a delay value, they have opposite values. Therefore, the output value of the AND gate 52 always has a low potential value.

상기한 바와 같이 본 고안은 커패시터의 충방전에 의한 주파수 감지기의 아날로그적인 요소로 인해 공정변화 및 외부환경에 의해 감지오차의 발생을 지연회로와 기준주파수등을 디지털회로에 의해 조합하여 발생된 디지털 파형으로 비교하여 감지함으로써 공정변화 및 외부환경의 영향에 관계없이 안정되게 주파수를 감지할 수 있다는 이점이 있다.As described above, the present invention is a digital waveform generated by combining a delay circuit and a reference frequency with a digital circuit to generate a detection error due to a process change and an external environment due to the analog element of the frequency detector due to the charge and discharge of a capacitor. Compared to other sensors, there is an advantage that frequency can be detected stably regardless of process change and external environment.

또한, 이와 같이 외부환경 및 공정변화에 강한 주파수 감지기를 IC카드에 적용할 때 설정된 최대 주파수를 정확하게 감지함으로써 칩의 오동작을 미연에 방지하여 개인의 정보와 재산을 보호할 수 있다는 이점이 있다.In addition, by applying a frequency detector that is resistant to external environment and process changes to the IC card accurately, the maximum frequency set is accurately detected, thereby preventing the malfunction of the chip in advance, thereby protecting personal information and property.

Claims

An input signal generator which receives a clock signal and delays it to generate a hold time of a final stage;

A delay circuit unit for receiving a signal from the input signal generator and delaying the signal by a delay value of a reference frequency to be detected;

A detector for detecting a frequency by the clock signal by combining an output signal of the delay circuit unit and an output signal of the input signal generator;

Frequency detector, characterized in that consisting of.

The method of claim 1, wherein the detection unit

An AND gate for combining and outputting the output signal of the input signal generator and the output signal of the delay circuit;

A D-flip flop operated by the clock signal to transfer an output value of the AND gate;

Inverter outputting the inverted output value of the D-flip flop

Frequency detector, characterized in that consisting of.