KR20000019464A

KR20000019464A - Structure of memory cell array

Info

Publication number: KR20000019464A
Application number: KR1019980037577A
Authority: KR
Inventors: 박종훈
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-09-11
Filing date: 1998-09-11
Publication date: 2000-04-15

Abstract

PURPOSE: A structure of a memory cell array is provided to reduce a size of semiconductor memory by increasing the number of memory cell connected to a bit line. CONSTITUTION: A structure of a memory cell array comprises a bit line, a word line, and an inverse bit line. A number of memory cell is increased and the memory cell is connected between the bit line and the inverse bit line. A coding method of a word line decoder for selecting the memory cell is changed and then the number of selecting signal is increased as much as the number of memory cell to drive the word line. Accordingly, a write and a read operation speed is maintained and a size of the memory is reduced by increasing the number of memory cell connected to the bit line couple.

Description

Memory Cell Array Structure

본 발명은 메모리셀 어레이 구조에 관한 것으로, 특히 비트라인당 연결된 메모리셀의 수를 증가시킴으로써 반도체 메모리의 면적을 줄이는데 적당하도록 한 메모리셀 어레이 구조에 관한 것이다.The present invention relates to a memory cell array structure, and more particularly, to a memory cell array structure adapted to reduce the area of a semiconductor memory by increasing the number of connected memory cells per bit line.

종래 반도체 메모리의 메모리셀 어레이 구조는 하나의 비트라인에 2ⁿ개의 메모리셀을 구비하며, 이와 같은 종래 메모리셀 어레이 구조를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.A memory cell array structure of a conventional semiconductor memory includes 2 ⁿ memory cells in one bit line, which will be described in detail with reference to the accompanying drawings.

도1은 종래 메모리셀 어레이 구조의 블록도로서, 이에 도시한 바와 같이 하나의 비트라인(BL0)에 각각의 게이트가 워드라인(WLn+1)에 접속된 메모리셀을 포함하여 구성되며, 이와 같은 구조로 비트라인(BL0~BLm)과 반전비트라인(/BL0~/BLm)은 동일한 수로 구성된다.FIG. 1 is a block diagram of a conventional memory cell array structure. As shown in FIG. 1, a bit line BL0 includes a memory cell having a gate connected to a word line WLn + 1. In the structure, the bit lines BL0 to BLm and the inverted bit lines / BL0 to BLm have the same number.

각 비트라인(BL0~BLm)과 반전비트라인(/BL0~/BLm)에는 일측이 접지된 비트라인 커패시터(Cb)가 각각 연결되어 그 비트라인(BL0~BLm)과 반전비트라인(/BL0~/BLm)의 전위를 유지하는 역할을 하게 된다.Each bit line BL0 to BLm and the inverting bit lines / BL0 to / BLm are connected to a bit line capacitor Cb having one side grounded, respectively, so that the bit lines BL0 to BLm and the inverting bit lines / BL0 to / BLm) to maintain the potential.

이와 같이 구성된 메모리셀 어레이에 데이터를 저장하기 위해서는 비트라인디코더에서 비트라인을 선택하는 신호를 출력하고, 워드라인 디코더에서 코딩된 n+1개의 신호가 다수의 워드라인(WL0~WLn) 각각에 인가되어 선택된 비트라인에 그 소스가 접속된 메모리셀중 특정한 메모리셀을 선택한다.To store data in the memory cell array configured as described above, a bit line decoder outputs a signal for selecting a bit line, and n + 1 signals coded by a word line decoder are applied to each of the plurality of word lines WL0 to WLn. Then, a particular memory cell is selected from memory cells whose source is connected to the selected bit line.

이와 같이 선택된 메모리셀에는 상기 선택된 비트라인을 통해 인가되는 데이터가 저장된다.The data applied through the selected bit line is stored in the selected memory cell.

또한, 상기와 같이 저장된 데이터를 읽어오는 경우에도 데이터를 저장하는 방법과 동일하게 메모리셀을 선택하고, 비트라인과 그 비트라인에 대응하는 반전비트라인과의 전압차를 센스앰프에서 증폭하여 데이터를 읽게 된다.Also, in the case of reading the stored data as described above, the memory cell is selected in the same manner as the method of storing the data, and the sense amplifier amplifies the voltage difference between the bit line and the inverted bit line corresponding to the bit line. Will read.

그러나, 상기와 같은 종래 메모리셀 어레이 구조는 칩의 면적을 줄이기 위해 하나의 비트라인에 접속된 비트라인의 수를 증가시킬 경우 쓰기 및 읽기동작의 동작속도가 저하되는 문제점과 아울러 데이터에 오류가 발생할 수 있는 문제점이 있었다.However, in the conventional memory cell array structure as described above, when the number of bit lines connected to one bit line is increased to reduce the chip area, the operation speed of the write and read operations is lowered, and an error may occur in the data. There was a problem that could be.

이와 같은 문제점을 감안한 본 발명은 쓰기 및 읽기동작의 동작속도를 저하시키지 않으면서, 칩의 면적을 줄일 수 있는 메모리셀 어레이 구조를 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a memory cell array structure capable of reducing the area of a chip without reducing the operation speed of write and read operations.

도1은 종래 메모리셀 어레이의 블록도.1 is a block diagram of a conventional memory cell array.

도2는 본 발명 메모리셀 어레이의 블록도.Figure 2 is a block diagram of the memory cell array of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

WL0~WL2ⁿ+2^n-1:워드라인 BL0~BLm:비트라인WL0 to WL2 ⁿ +2 ^n-1 : Word line BL0 to BLm: Bit line

/BL0~/BLm:반전비트라인/ BL0 ~ / BLm: Invert bitline

상기와 같은 목적은 발명은 메모리셀 어레이 구조에 관한 것으로, 종래 메모리셀 어레이 구조는 칩의 면적을 줄이기 위해 하나의 비트라인에 접속된 비트라인의 수를 증가시킬 경우 쓰기 및 읽기동작의 동작속도가 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 비트라인과 반전비트라인 쌍에 접속되는 메모리셀의 수를 증가시키고, 그 메모리셀을 선택하는 워드라인 디코더의 코딩방식을 변환하여 선택신호의 수를 상기 증가된 메모리셀의 수만큼 증가시켜 워드라인을 구동함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.As described above, the present invention relates to a memory cell array structure. In the conventional memory cell array structure, when the number of bit lines connected to one bit line is increased to reduce the area of the chip, the operation speed of the write and read operations is increased. There was a problem of deterioration. In view of such a problem, the present invention increases the number of memory cells connected to a pair of bit lines and inverted bit lines, converts the coding scheme of a word line decoder for selecting the memory cells, and converts the number of selection signals to the increased memory. It is achieved by driving a word line by increasing the number of cells, which will be described in detail with reference to the accompanying drawings.

도2는 본 발명 메모리셀 어레이 구조의 블록도로서, 이에 도시한 바와 같이 종래 도1에 도시한 구조에서, 각 비트라인과 반전비트라인 쌍에 접속되는 메모리셀의 수를 2^n-1개 만큼 증가시킨 것을 알 수 있으며, 이와 같은 메모리셀의 구동은 워드라인 디코더의 코딩방식을 종래의 2ⁿ개에서 2ⁿ+2^n-1개로 증가시켜 각 워드라인(WL0~WL2ⁿ+2^n-1)을 구동하게 된다.FIG. 2 is a block diagram of the memory cell array structure of the present invention. As shown in FIG. 1, the number of memory cells connected to each bit line and inverted bit line pair by 2 ^n-1 is shown. it can be seen that the increased, this drive of the same memory cell is the coding scheme of the word line decoder in the conventional 2 ⁿ pieces of ^n-1 2 ⁿ +2 each word line is increased open-circuit ^{^{(WL0 ~ WL2 n +2 n-}} 1 ).

이와 같은 구성의 본 발명 메모리셀 어레이의 동작은 종래의 동작과 동일하며, 단지 상기 설명한 워드라인 디코더가 메모리셀을 선택하는 선택신호의 수를 2ⁿ+2^n-1개로 하여 각 워드라인(WL0~WL2ⁿ+2^n-1)을 통해 각각 입력하여 특정한 어드레스의 메모리셀을 선택하고, 그 선택된 메모리셀에 데이터를 저장하거나, 저장된 데이터를 읽어오게 된다.The operation of the memory cell array of the present invention having such a configuration is the same as that of the conventional operation, except that the word line decoder described above selects the number of selection signals for selecting the memory cells to be 2 ⁿ +2 ^n-1 for each word line WL0. WL2 ⁿ +2 ^n-1 ), respectively, to select a memory cell of a specific address and store data in or read data from the selected memory cell.

상기한 바와 같이 본 발명은 비트라인과 반전비트라인 쌍에 접속되는 메모리셀의 수를 증가시키고, 그 메모리셀을 선택하는 워드라인 디코더의 코딩방식을 변환하여 선택신호의 수를 상기 증가된 메모리셀의 수만큼 증가시켜 워드라인을 구동함으로써, 읽기 및 쓰기시간의 감소없이 하나의 비트라인쌍에 접속되는 메모리셀의 수를 늘려 칩의 집적도를 향상시키는 효과가 있다.As described above, the present invention increases the number of memory cells connected to a pair of bit lines and inverted bit lines, converts the coding scheme of a word line decoder for selecting the memory cells, and converts the number of selection signals to the increased memory cells. By increasing the number of words to drive the word lines, the number of memory cells connected to one pair of bit lines can be increased without reducing the read and write time, thereby improving chip density.

Claims

A memory cell array structure comprising a plurality of bit line pairs, a plurality of word lines, and each bit line pair and memory cells connected to the word lines, wherein the number of memory cells connected to each bit line pair is 2 ⁿ +2. ^n-1 (n is an integer, 2 ⁿ is the number of conventional memory cells).