KR20000015658U - Test apparatus for memory - Google Patents
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Abstract
본 고안은 메모리 테스트 장치에 관한 것으로, 종래 복수의 메모리를 병렬 테스트함에 있어서 메모리의 수가 증가함에 따라 어드레스 및 명령 채널의 핀수는 증가하지 않으나 입출력 데이터의 핀수가 증가함으로써, 상기 데이터 입출력 라인의 수가 증가하여 내부 배선이 복잡해져 제조 원가가 상승하고, 또한 유지 보수가 매우 어렵고 이에 유지 보수 비용이 상승하는 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 테스트하고자 하는 메모리의 수가 증가시 상기 메모리 각각에 데이터 비교 수단을 구비하여 데이터 비교결과값을 입력받아 이상유무를 판단함으로써, 상기 데이터 입출력 채널의 라인수를 최소화하여 내부 배선이 간략화함과 아울러 제조 원가가 절감하고, 이에 따라 유지 보수 비용 및 시간을 최소화한 효과가 있다.The present invention relates to a memory test apparatus. In the parallel test of a plurality of memories, the number of pins of address and command channels does not increase as the number of memories increases, but the number of data input / output lines increases by increasing the number of pins of input / output data. As a result, the internal wiring becomes complicated, resulting in an increase in manufacturing cost, and in addition, maintenance is difficult and maintenance costs increase. Therefore, the present invention was devised to solve the above-mentioned conventional problems. When the number of the memory to be tested is increased, each memory is provided with data comparison means to determine whether there is an abnormality by receiving a data comparison result value. By minimizing the number of lines of the data input / output channel, the internal wiring is simplified and manufacturing cost is reduced, thereby minimizing maintenance cost and time.
Description
본 고안은 메모리 테스트 장치에 관한 것으로, 특히 메모리의 병렬 테스트에 있어서 테스트하고자 하는 메모리의 수가 증가하는 경우, 상기 복수의 메모리 각각에 데이터 비교 수단을 구비하여 각각의 메모리의 데이터를 비교하고 그에 대한 데이터 비교결과값만을 출력하여 이상유무를 판단함으로써 상기 데이터 입출력 채널의 수를 최소화한 메모리 테스트 장치에 관한 것이다.The present invention relates to a memory test apparatus, and in particular, in the parallel test of the memory, when the number of the memory to be tested increases, each of the plurality of memories is provided with a data comparison means to compare the data of each memory and the data for it The present invention relates to a memory test apparatus which minimizes the number of data input / output channels by determining whether there is an abnormality by outputting only a comparison result value.
도 1은 종래 메모리 테스트 장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 테스트할 메모리 어레이(10∼13)를 삽입하여 이를 테스트하는 복수의 디바이스(20∼23)와; 어드레스, 명령 및 입력데이터를 발생하는 패턴 발생기(30)와; 상기 패턴 발생기(30)의 어드레스를 입력받아 상기 복수의 디바이스(20∼23)로 출력하는 어드레스 채널(40)과; 상기 패턴 발생기(30)의 명령을 입력받아 상기 복수의 디바이스(20∼23)로 출력하는 명령 채널(50)과; 상기 패턴 발생기(30)의 입력데이터를 상기 복수의 디바이스(20∼23)로 입력하고, 그에 따른 출력 데이터를 출력하는 데이터 입출력 채널(60)과; 상기 데이터 입출력 채널(60)을 통해 상기 복수의 디바이스(20∼23)의 입력 데이터와 출력 데이터를 입력받아 이를 비교하는 데이터 비교기(Data Comparator)(70)와; 상기 데이터 비교기(70)의 출력신호를 입력받아 해당되는 상기 복수의 메모리 어레이(10∼13)의 이상유무를 분석하는 데이터 분석기(Data Analysis)(80)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.1 is a block diagram showing a configuration of a conventional memory test apparatus, which includes a plurality of devices 20 to 23 for inserting and testing memory arrays 10 to 13 to be tested as shown therein; A pattern generator 30 for generating addresses, commands and input data; An address channel 40 which receives an address of the pattern generator 30 and outputs the address to the plurality of devices 20 to 23; A command channel (50) for receiving a command of the pattern generator (30) and outputting the command to the plurality of devices (20 to 23); A data input / output channel (60) for inputting input data of the pattern generator (30) to the plurality of devices (20 to 23) and outputting corresponding output data; A data comparator (70) for receiving input data and output data of the plurality of devices (20 to 23) through the data input / output channel (60) and comparing them; It is composed of a data analyzer (80) for receiving the output signal of the data comparator 70 and analyzes the presence or absence of the abnormality of the plurality of memory array (10 to 13) corresponding to, according to the prior art The operation process will be described in detail.
우선, 메모리 어레이(10∼13)를 테스트하고자 하는 경우, 상기 메모리 어레이(10∼13)를 각각 디바이스(20∼23)에 삽입한 후, 패턴 발생기(30)에서 어드레스, 쓰기명령, 입력데이터를 발생하게 되면, 상기 패턴 발생기(30)로부터 각각 어드레스, 쓰기 명령, 입력데이터를 입력받은 어드레스 채널(40), 명령 채널(50), 데이터 입출력 채널(60)은 상기 디바이스(20∼23)로 출력하게 된다.First, when the memory arrays 10 to 13 are to be tested, the memory arrays 10 to 13 are inserted into the devices 20 to 23, respectively, and then the pattern generator 30 receives the address, the write command, and the input data. When generated, the address channel 40, the command channel 50, and the data input / output channel 60, which have received an address, a write command, and input data from the pattern generator 30, respectively, are output to the devices 20 to 23. Done.
따라서, 상기 디바이스(20∼23)내 메모리 어레이(10∼13)는 각각 해당 어드레스에 상기 입력데이터를 쓰게 된다.Therefore, the memory arrays 10 to 13 in the devices 20 to 23 respectively write the input data to the corresponding addresses.
그리고, 상기 패턴 발생기(30)에서 상기 어드레스와 읽기 명령을 발생하게 되면, 상기 어드레스 채널(40), 명령 채널(50)은 각각 상기 어드레스와 읽기 명령을 상기 복수의 디바이스(20∼23)으로 출력되므로, 상기 복수의 디바이스(20∼23)는 각각 상기 메모리 어레이(10∼13)의 해당 어드레스에 저장된 데이터를 상기 데이터 입출력 채널(60)을 통해 데이터 비교기(70)로 출력하게 된다.When the address generator and the read command are generated by the pattern generator 30, the address channel 40 and the command channel 50 respectively output the address and read command to the plurality of devices 20 to 23. Therefore, the plurality of devices 20 to 23 respectively output data stored at corresponding addresses of the memory arrays 10 to 13 to the data comparator 70 through the data input / output channel 60.
그리고, 상기 데이터 비교기(70)는 상기 복수의 디바이스(20∼23)의 입력데이터와 출력데이터를 비교하여 출력하게 되고, 상기 데이터 비교기(70)의 출력신호를 입력받은 데이터 분석기(80)는 상기 복수의 디바이스(20∼23)내 메모리 어레이(10∼13)의 이상유무를 판단하게 된다.The data comparator 70 compares and outputs input data and output data of the plurality of devices 20 to 23, and the data analyzer 80 receives the output signal of the data comparator 70. The abnormality of the memory arrays 10 to 13 in the plurality of devices 20 to 23 is determined.
상기와 같이 종래 복수의 메모리를 병렬 테스트함에 있어서 메모리의 수가 증가함에 따라 어드레스 및 명령 채널의 핀수는 증가하지 않으나 입출력 데이터의 핀수가 증가함으로써, 상기 데이터 입출력 라인의 수가 증가하여 내부 배선이 복잡해져 제조 원가가 상승하고, 또한 유지 보수가 매우 어렵고 이에 유지 보수 비용이 상승하는 문제점이 있었다.As described above, in the parallel test of a plurality of memories, as the number of memories does not increase, the number of pins of the address and command channels does not increase. There is a problem that the rise, and the maintenance is very difficult and the maintenance cost rises.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 테스트하고자 하는 메모리의 수가 증가시 상기 메모리 각각에 데이터 비교 수단을 구비하여 이를 통해 데이터 비교결과값을 입력받아 이상유무를 판단함으로써 상기 데이터 입출력 채널의 수를 최소화한 메모리 테스트 장치를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned problems. When the number of memories to be tested is increased, data comparison means are provided in each of the memories to determine whether there is an abnormality by receiving data comparison result values. It is an object of the present invention to provide a memory test apparatus which minimizes the number of data input / output channels.
도 1은 종래 메모리 테스트 장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional memory test apparatus.
도 2는 본 고안 메모리 테스트 장치의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of the memory test device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
150 : 데이터 입력 채널 160∼163 : 데이터 비교기150: data input channel 160 to 163: data comparator
170 : 데이터 분석기170: data analyzer
상기와 같은 목적을 달성하기 위한 본 고안 메모리 테스트 장치의 구성은 테스트할 메모리 어레이를 삽입하여 이를 테스트하기 위한 복수의 디바이스와; 어드레스, 명령 및 입력데이터를 발생하는 패턴 발생기와; 상기 패턴 발생기의 어드레스, 명령 및 입력 데이터를 각기 입력받아 상기 복수의 디바이스로 출력하는 어드레스 채널, 명령 채널 및 데이터 입력 채널과; 상기 복수의 메모리 어레이의 출력 데이터를 입력받아 상기 데이터 입력 채널을 통해 입력된 입력 데이터와 비교하는 복수의 데이터 비교기와; 상기 복수의 데이터 비교기의 출력신호를 입력받아 상기 복수의 메모리 어레이의 이상유무를 분석하는 데이터 분석기로 구성하여 된 것을 특징으로 한다.The configuration of the inventive memory test apparatus for achieving the above object comprises a plurality of devices for inserting the memory array to be tested to test it; A pattern generator for generating an address, command and input data; An address channel, a command channel, and a data input channel for receiving the address, command, and input data of the pattern generator, respectively, and outputting them to the plurality of devices; A plurality of data comparators which receive output data of the plurality of memory arrays and compare the input data with the input data input through the data input channel; And a data analyzer configured to receive output signals of the plurality of data comparators and analyze the abnormality of the plurality of memory arrays.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 2는 본 고안 메모리 테스트 장치의 구성을 보인 블록도로서, 이에 도시한 바와 같이 테스트할 메모리 어레이(100∼103)를 삽입하여 이를 테스트하는 복수의 디바이스(110∼113)와; 어드레스, 명령 및 입력데이터를 발생하는 패턴 발생기(120)와; 상기 패턴 발생기(120)의 어드레스를 입력받아 상기 복수의 디바이스(110∼113)로 출력하는 어드레스 채널(130)과; 상기 패턴 발생기(120)의 명령을 입력받아 상기 복수의 디바이스(110∼113)로 출력하는 명령 채널(140)과; 상기 패턴 발생기(120)의 입력데이터를 상기 복수의 디바이스(110∼113)로 출력하는 데이터 입력 채널(150)과; 상기 복수의 메모리 어레이(100∼103)의 출력 데이터를 입력받아 상기 데이터 입력 채널(150)을 통해 입력된 입력 데이터와 비교하는 복수의 데이터 비교기(160∼163)와; 상기 복수의 데이터 비교기(160∼163)의 출력신호를 입력받아 상기 복수의 메모리 어레이(100∼103)의 이상유무를 분석하는 데이터 분석기(170)로 구성하며, 이와 같이 구성한 본 고안에 따른 동작과정을 상세히 설명한다.2 is a block diagram showing the configuration of the memory test apparatus of the present invention, and a plurality of devices (110 to 113) for inserting and testing the memory array (100 to 103) to be tested as shown therein; A pattern generator 120 for generating addresses, commands, and input data; An address channel 130 for receiving an address of the pattern generator 120 and outputting the address to the plurality of devices 110 to 113; A command channel 140 for receiving a command of the pattern generator 120 and outputting the command to the plurality of devices 110 to 113; A data input channel 150 for outputting input data of the pattern generator 120 to the plurality of devices 110 to 113; A plurality of data comparators (160 to 163) for receiving output data of the plurality of memory arrays (100 to 103) and comparing them with input data input through the data input channel (150); The data analyzer 170 receives the output signals of the plurality of data comparators 160 to 163 and analyzes the abnormality of the plurality of memory arrays 100 to 103. Will be described in detail.
복수의 메모리 어레이(100∼103)에 데이터를 읽는 경우와 쓰는 경우의 데이터 경로를 분리하여 설계되어 있으므로, 우선, 쓰기의 경우, 패턴 발생기(120)에서 발생된 어드레스, 쓰기 명령 및 입력데이터는 각각 어드레스 채널(130), 명령 채널(140) 및 데이터 입력 채널(150)을 통해 복수의 디바이스(110∼113)으로 입력한다.Since the data paths for reading and writing data are designed separately in the plurality of memory arrays 100 to 103, first of all, in the case of writing, the address, the write command, and the input data generated by the pattern generator 120 are respectively. The plurality of devices 110 to 113 are input through the address channel 130, the command channel 140, and the data input channel 150.
그러므로, 상기 복수의 디바이스(110∼113)는 각각 메모리 어레이(100∼113)의 해당 어드레스에 입력데이터를 저장한다.Therefore, the plurality of devices 110 to 113 respectively store input data at corresponding addresses of the memory arrays 100 to 113.
그 후, 읽기의 경우, 상기 패턴 발생기(120)에서 발생한 어드레스와 쓰기 명령을 각각 상기 어드레스 채널(130), 명령 채널(140)을 통해 복수의 디바이스(100∼113)로 입력하고, 상기 복수의 디바이스(110∼113)는 각각 메모리 어레이(100∼113)의 해당 어드레스에 저장된 데이터를 각각의 데이터 비교기(160∼163)으로 출력한다.Subsequently, in the case of reading, the address and the write command generated by the pattern generator 120 are input to the plurality of devices 100 to 113 through the address channel 130 and the command channel 140, respectively. The devices 110 to 113 respectively output data stored at the corresponding addresses of the memory arrays 100 to 113 to the respective data comparators 160 to 163.
그리고, 상기 복수의 메모리 어레이(100∼103)에 저장된 데이터를 입력받은 복수의 데이터 비교기(160∼163)는 패스(pass)/실패(fail) 결과를 출력하고, 이를 입력받은 데이터 분석기(170)는 상기 메모리 어레이(100∼103)의 이상유무를 판단한다.In addition, the plurality of data comparators 160 to 163 receiving data stored in the plurality of memory arrays 100 to 103 output a pass / fail result, and the input data analyzer 170 receives the result. Determines whether the memory arrays 100 to 103 are abnormal.
상기에서 상세히 설명한 바와 같이, 본 고안은 테스트하고자 하는 메모리의 수가 증가시 상기 메모리 각각에 데이터 비교 수단을 구비하여 데이터 비교결과값을 입력받아 이상유무를 판단함으로써, 상기 데이터 입출력 채널의 라인수를 최소화하여 내부 배선이 간략화함과 아울러 제조 원가가 절감하고, 이에 따라 유지 보수 비용 및 시간을 최소화한 효과가 있다.As described in detail above, the present invention provides a data comparison means in each of the memories when the number of memories to be tested increases by determining whether there is an error by receiving a data comparison result value, thereby minimizing the number of lines of the data input / output channel. This simplifies the internal wiring and reduces manufacturing costs, thereby minimizing maintenance costs and time.
Claims (2)
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Cited By (1)
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| KR101281866B1 (en) * | 2010-06-21 | 2013-07-03 | 후지쯔 가부시끼가이샤 | Memory error detecting apparatus and method |
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1999
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