KR20000015038U

KR20000015038U - Baud rate controller

Info

Publication number: KR20000015038U
Application number: KR2019980028417U
Authority: KR
Inventors: 황남선
Original assignee: 추호석; 대우중공업 주식회사
Priority date: 1998-12-31
Filing date: 1998-12-31
Publication date: 2000-07-25

Abstract

직렬통신을 이용하는 각종 산업기기용 제어기에 있어서, 전송속도 제어장치를 개시한다. 이러한 장치는 전송속도 제어장치에 있어서, 원하는 주파수를 출력시키기 위해 분주율을 선택하기 위한 선택신호와 복수의 데이터중 어느 하나의 데이터를 선택하도록 제어하는 제어부(100); 인가되는 선택제어신호(Cs)에 의해 입력되는 복수의 데이터 중에서 하나의 데이터를 선택하는 데이터선택기(102); 상기 제어부(100)로부터 출력된 선택신호를 인가받아 분주율을 선택하기 위한 분주율선택신호(Cd)를 출력하는 제1래치(104); 상기 제어부(104)로부터 출력된 신호를 인가받아 상기 데이터선택기(102)로 하여금 입력되는 데이터 중에서 어느 하나의 데이터를 선택하도록 하는 선택제어신호(Cs)를 상기 데이터선택기(102)로 인가하는 제2래치(106); 입력되는 기준주파수를 갖는 기준펄스신호 또는 분주기(110)로부터 인가되는 신호를 입력하여 분주기 및 카운터(112)로 출력하는 PLL(108); 상기 제1래치(104)로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL(108)로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 PLL(108)로 인가하는 분주기(110); 상기 PLL(108)로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 데이터선택기(102)로 출력하는 카운터(112); 및 임의의 주파수를 갖는 신호를 발생하여 상기 데이터선택기(102)로 인가하는 외부클럭발생부(114)를 포함한다.In a controller for various industrial equipment using serial communication, a transmission rate control device is disclosed. Such a device includes a control unit (100) for controlling a selection signal for selecting a frequency division ratio and a plurality of data to output a desired frequency; A data selector 102 for selecting one data from among a plurality of data input by an applied selection control signal Cs; A first latch 104 that receives a selection signal output from the controller 100 and outputs a division ratio selection signal Cd for selecting a division ratio; A second signal for receiving a signal output from the controller 104 and applying a selection control signal Cs to the data selector 102 to cause the data selector 102 to select any one of the input data; Latch 106; A PLL 108 for inputting a reference pulse signal having a reference frequency input or a signal applied from the divider 110 and outputting the signal to the divider and the counter 112; A divider (110) for dividing the frequency of the signal output from the PLL (108) by a predetermined multiple according to the frequency division select signal (Cd) output from the first latch (104) and applying it to the PLL (108); A counter 112 for dividing the frequency of the signal output from the PLL 108 by a predetermined multiple to output to the data selector 102; And an external clock generator 114 generating a signal having an arbitrary frequency and applying the signal to the data selector 102.

Description

Baud rate control apparatus

본 고안은 직렬통신을 이용하는 각종 산업기기용 제어기에 관한 것으로서, 특히 전송속도 제어장치에 관한 것이다.The present invention relates to a controller for various industrial equipment using serial communication, and more particularly to a transmission rate control device.

각종 산업용 제어기에 터미널을 접속하여 사용할 경우 보오레이트(baudrate)가 서로 일치하면 문제없지만 접속되는 터미널이 다른 보오레이트를 사용하거나 접속되는 터미널의 보오레이트가 부정일 때는 터미널 접속시에 보오레이트를 일치시켜야 하는 번거로움이 있다. 또한 터미널에 정해진 보오레이트를 제어기가 지원할 수 없다면 제어기는 무용지물이 될 수 밖에 없다.If baudrates match each other when using terminals connected to various industrial controllers, there is no problem, but when the connected terminals use different baud rates or the baud rates of the connected terminals are negative, the baud rates must be matched at terminal connection. There is a hassle to do. In addition, if the controller cannot support the baud rate set at the terminal, the controller is obsolete.

따라서, 본 고안의 목적은 상술한 바와 같은 종래 기술의 문제점을 개선하기 위하여 안출된 것으로서, 제어기에 터미널을 접속하여 사용할 경우 보오레이트가 서로 일치하지 않을 때에도 하드웨어의 변경없이 제어기의 보오레이트를 마이크로프로세서의 프로그램에 의해 쉽게 변경하여 보오레이트가 다른 터미널을 사용할 때에도 그 터미널에 맞는 보오레이트로 바로 사용할 수 있는 전송속도 제어장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the problems of the prior art as described above, when using the terminal connected to the controller, even if the baud rate does not coincide with each other without changing the hardware baud rate of the controller microprocessor It is to provide a speed control device that can be easily changed by the program of baud rate and can be used as a baud rate suitable for the terminal even when other baudrates are used.

상술한 바와 같은 목적을 달성하기 위한 장치는 전송속도 제어장치에 있어서, 원하는 주파수를 출력시키기 위해 분주율을 선택하기 위한 선택신호와 복수의 데이터중 어느 하나의 데이터를 선택하도록 제어하는 제어부; 인가되는 선택제어신호(Cs)에 의해 입력되는 복수의 데이터 중에서 하나의 데이터를 선택하는 데이터선택기; 상기 제어부로부터 출력된 선택신호를 인가받아 분주율을 선택하기 위한 분주율선택신호(Cd)를 출력하는 제1래치; 상기 제어부로부터 출력된 신호를 인가받아 상기 데이터선택기로 하여금 입력되는 데이터 중에서 어느 하나의 데이터를 선택하도록 하는 선택제어신호(Cs)를 상기 데이터선택기로 인가하는 제2래치; 입력되는 기준주파수를 갖는 기준펄스신호 또는 분주기로부터 인가되는 신호를 입력하여 분주기 및 카운터로 출력하는 PLL; 상기 제1래치로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 PLL로 인가하는 분주기; 상기 PLL로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 상기 데이터선택기로 출력하는 카운터; 및 임의의 주파수를 갖는 신호를 발생하여 상기 데이터선택기로 인가하는 외부클럭발생부를 포함한다.An apparatus for achieving the above object is a transmission rate control apparatus, comprising: a control unit for controlling to select one of a plurality of data and a selection signal for selecting a division ratio to output a desired frequency; A data selector for selecting one data from among a plurality of data input by an applied selection control signal Cs; A first latch for receiving a selection signal output from the control unit and outputting a division ratio selection signal Cd for selecting a division ratio; A second latch receiving a signal output from the control unit and applying a selection control signal Cs to the data selector for causing the data selector to select any one of the input data; A PLL for inputting a reference pulse signal having a reference frequency input or a signal applied from a divider and outputting the divided pulse and the counter to a divider and a counter; A divider for dividing the frequency of the signal output from the PLL by a predetermined multiple according to the frequency division select signal Cd output from the first latch and applying the frequency to the PLL; A counter for dividing the frequency of the signal output from the PLL by a predetermined multiple and outputting the frequency to the data selector; And an external clock generator for generating a signal having an arbitrary frequency and applying the signal to the data selector.

상기 분주기는 상기 제1래치로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL로부터 출력된 신호의 주파수를 256 배까지 분주가능하다.The frequency divider may divide the frequency of the signal output from the PLL up to 256 times according to the frequency division select signal Cd output from the first latch.

상기 카운터는 상기 PLL로부터 출력된 신호의 주파수를 1/2부터 1/128 배까지 분주가능하다.The counter can divide the frequency of the signal output from the PLL from 1/2 to 1/128 times.

도 1은 본 고안에 따른 전송속도 제어장치의 구성도이다.1 is a block diagram of a transmission rate control apparatus according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : 제어부 102 : 데이터선택기100: control unit 102: data selector

104 : 제1래치 106 : 제2래치104: first latch 106: second latch

108 : PLL 110 : 분주기108: PLL 110: Divider

112 : 카운터 114 : 외부클럭발생부112: counter 114: external clock generator

이하, 첨부된 도면을 참조하여 본 고안에 따른 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1에 도시된 바와 같은 전송속도 제어장치는 제어부(100), 데이터선택기(102), 제1래치(104), 제2래치(106), PLL(108), 분주기(110), 카운터(112) 및 외부클럭발생부(114)를 포함하여 구성된다.The transmission rate control device as shown in FIG. 1 includes a control unit 100, a data selector 102, a first latch 104, a second latch 106, a PLL 108, a divider 110, and a counter ( 112 and the external clock generator 114 is configured.

본 고안에 따른 전송속도 제어장치의 구성요소에 따른 상호 유기적인 관계를 설명한다.The organic relationship between the components of the transmission rate control apparatus according to the present invention will be described.

제어부(100)는 원하는 주파수를 출력시키기 위해 분주율을 선택하기 위한 선택신호와 복수의 데이터중 어느 하나의 데이터를 선택하도록 제어한다. 데이터선택기(102)는 인가되는 선택제어신호(Cs)에 의해 입력되는 복수의 데이터 중에서 하나의 데이터를 선택한다. 제1래치(104)는 상기 제어부(100)로부터 출력된 선택신호를 인가받아 분주율을 선택하기 위한 분주율선택신호(Cd)를 출력한다. 제2래치(106)는 상기 제어부(104)로부터 출력된 신호를 인가받아 상기 데이터선택기(102)로 하여금 입력되는 데이터 중에서 어느 하나의 데이터를 선택하도록 하는 선택제어신호(Cs)를 상기 데이터선택기(102)로 인가한다. PLL(108)은 입력되는 기준주파수를 갖는 기준펄스신호 또는 분주기(110)로부터 인가되는 신호를 입력하여 분주기 및 카운터(112)로 출력한다. 분주기(110)는 상기 제1래치(104)로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL(108)로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 PLL(108)로 인가한다. 카운터(112)는 상기 PLL(108)로부터 출력된 신호의 주파수를 소정의 배수로 분주하여 상기 데이터선택기(102)로 출력한다. 외부클럭발생부(114)는 임의의 주파수를 갖는 신호를 발생하여 상기 데이터선택기(102)로 인가한다.The controller 100 controls to select one of a plurality of data and a selection signal for selecting a frequency division ratio in order to output a desired frequency. The data selector 102 selects one data from among a plurality of data input by the selection control signal Cs to be applied. The first latch 104 receives a selection signal output from the controller 100 and outputs a division ratio selection signal Cd for selecting a division ratio. The second latch 106 receives a signal output from the control unit 104 and receives a selection control signal Cs that causes the data selector 102 to select any one of the input data. 102). The PLL 108 inputs a reference pulse signal having an input reference frequency or a signal applied from the divider 110 and outputs it to the divider and the counter 112. The frequency divider 110 divides the frequency of the signal output from the PLL 108 by a predetermined multiple according to the frequency division select signal Cd output from the first latch 104 and applies it to the PLL 108. . The counter 112 divides the frequency of the signal output from the PLL 108 by a predetermined multiple and outputs the frequency to the data selector 102. The external clock generator 114 generates a signal having an arbitrary frequency and applies it to the data selector 102.

상기 분주기(110)는 상기 제1래치(104)로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL(108)로부터 출력된 신호의 주파수를 256 배까지 분주가능하다. 상기 카운터(112)는 상기 PLL(108)로부터 출력된 신호의 주파수를 1/2부터 1/128 배까지 분주가능하다.The frequency divider 110 may divide the frequency of the signal output from the PLL 108 by up to 256 times according to the frequency division select signal Cd output from the first latch 104. The counter 112 may divide the frequency of the signal output from the PLL 108 from 1/2 to 1/128 times.

일실시예로서 도 1에 도시된 전송속도 제어장치를 상세히 설명한다.As an embodiment, the transmission rate control apparatus shown in FIG. 1 will be described in detail.

PLL(108)의 기준입력은 1024μsec(976.56Hz)의 펄스로 하고 이것은 가능하면 제어부(100)의 시스템 클럭을 분주하여 사용한다.(도면에 제시되지 않음) PLL(108)의 1/N 분주는 8비트 프로그래머블 카운터인 분주기(110)를 사용하는데, 이 분주기(110)의 펄스입력은 PLL(108)의 출력펄스를 연결하고 분주비는 제어부(100)의 프로그램에 의해 원하는 분주비를 입력한다. 분주기(110)는 상기 제1래치(104)로부터 출력된 분주율선택신호(Cd)에 따라 상기 PLL(108)로부터 출력된 신호의 주파수를 256 배까지 분주가능하므로 PLL(108)의 출력은 최고 약 250KHz가 된다. 이렇게 분주된 출력은 카운터(112)에 의해 1/2 ~ 1/128 배로 다시 분주되고 각각의 분주된 7개의 출력은 데이터선택기(102)에 의해 제어부(100)의 프로그램에 의해 원하는 출력을 선택할 수 있다. 또한, 임의의 다른 펄스를 원할 경우 외부클럭발생부(114)에서 생성하는 임의의 클럭은 데이터선택기(102)에서 남은 하나의 입력단으로 연결한다. 제2래치(106)로부터 인가되는 3개의 선택제어신호(Cs)에 의해 데이터선택기(102)로 입력되는 8개의 클럭중에서 하나를 선택한다.The reference input of the PLL 108 is a pulse of 1024 μsec (976.56 Hz), which is used by dividing the system clock of the controller 100 if possible (not shown). The 1 / N division of the PLL 108 is used. The divider 110, which is an 8-bit programmable counter, is used. The pulse input of the divider 110 connects the output pulse of the PLL 108, and the divide ratio is inputted by the program of the controller 100. do. Since the frequency divider 110 can divide the frequency of the signal output from the PLL 108 by up to 256 times according to the frequency division select signal Cd output from the first latch 104, the output of the PLL 108 is Up to about 250KHz. The divided outputs are divided again by 1/2 to 1/128 times by the counter 112, and each of the seven divided outputs can select a desired output by the program of the controller 100 by the data selector 102. have. In addition, if any other pulse is desired, an arbitrary clock generated by the external clock generator 114 is connected to the remaining one input terminal of the data selector 102. One of eight clocks input to the data selector 102 is selected by three selection control signals Cs applied from the second latch 106.

상술한 바와 같이 터미널의 보오레이트가 상이할 경우 제어기의 보오레이트를 쉽게 변경한 후 터미널을 접속하여 제어기의 기능을 수행한다.As described above, when the baud rate of the terminal is different, the baud rate of the controller is easily changed, and then the terminal is connected to perform the function of the controller.

거의 모든 제어기에 일반화되어 있는 직렬 통신장치에서 터미널의 전송속도 및 전송거리에 따라 전송속도를 변경해야 할 경우가 발생하면 제어기에서 전송속도를 변경하여 쉽게 사용할 수 있어야 하는데 상술한 바와 같은 전송속도 제어장치에 의하면, 전송속도가 빨라지는 경향이 있어 고정된 전송속도보다는 적응력이 강한 통신장치를 만드는데 효율적이다.In the case of the serial communication device that is common to almost all controllers, if the transmission rate needs to be changed according to the transmission rate and transmission distance of the terminal, the controller should be able to easily use it by changing the transmission rate. According to the present invention, the transmission speed tends to be faster, which makes it more efficient to make an adaptable communication device than a fixed transmission speed.

Claims

In the transmission speed control device,

A control unit 100 controlling to select one of a plurality of pieces of data and a selection signal for selecting a division ratio to output a desired frequency;

A data selector 102 for selecting one data from among a plurality of data input by an applied selection control signal Cs;

A first latch 104 that receives a selection signal output from the controller 100 and outputs a division ratio selection signal Cd for selecting a division ratio;

A second signal for receiving a signal output from the controller 104 and applying a selection control signal Cs to the data selector 102 to cause the data selector 102 to select any one of the input data; Latch 106;

A PLL 108 for inputting a reference pulse signal having a reference frequency input or a signal applied from the divider 110 and outputting the signal to the divider and the counter 112;

A divider (110) for dividing the frequency of the signal output from the PLL (108) by a predetermined multiple according to the frequency division select signal (Cd) output from the first latch (104) and applying it to the PLL (108);

A counter 112 for dividing the frequency of the signal output from the PLL 108 by a predetermined multiple to output to the data selector 102; And

And an external clock generator (114) for generating a signal having an arbitrary frequency and applying the signal to the data selector (102).

The frequency divider 110 can divide the frequency of the signal output from the PLL 108 by up to 256 times according to the frequency division select signal Cd output from the first latch 104. Transmission speed control device characterized in that.

The apparatus of claim 1, wherein the counter (112) is capable of dividing the frequency of the signal output from the PLL (108) from 1/2 to 1/128 times.