KR20000014533A

KR20000014533A - Method for compensating frequency of cmos amplifier

Info

Publication number: KR20000014533A
Application number: KR1019980034009A
Authority: KR
Inventors: 황인환
Original assignee: 김덕중; 페어차일드코리아반도체 주식회사
Priority date: 1998-08-21
Filing date: 1998-08-21
Publication date: 2000-03-15

Abstract

PURPOSE: A method for frequency compensating of a CMOS amplifier is provided to simplify the whole circuit without bias circuit about feedback element and to compensate the property of frequency by securing maximum common mode range by a self biasing structure. CONSTITUTION: A method for frequency compensating of a CMOS amplifier simplifies the whole circuit without bias circuit about feedback element and compensates the property of frequency by securing maximum common mode range by a self biasing structure. The method uses a naturally generated threshold voltage, native threshold voltage about 0.1-0.2volts, by blocking the part that a native transistor is formed at ion implantation step.

Description

Frequency compensation method of CMOS amplifier

이 발명은 CMOS 증폭기의 주파수 보상 방법에 관한 것으로서, 더욱 상세하게는 셀프 바이어스된 전류원(self biased current source)을 통해 CMOS 증폭기의 주파수를 보상하기 위한 방법에 관한 것이다.The present invention relates to a frequency compensation method of a CMOS amplifier, and more particularly, to a method for compensating a frequency of a CMOS amplifier through a self biased current source.

CMOS 집적 회로의 구조는 선형 신호 증폭기에 대한 응용에 많이 사용된다. 이러한 증폭기는 IC 형태로 구현되는데, IC에는 기존의 LSI 형태로 구현된 디지탈 회로도 포함된다. 그러나 많은 CMOS 증폭기 회로의 구성은 바이폴라(bipolar)와 동일한 구조 형태로 개발되어 왔는데 실제 구현시는 종종 문제점을 초래하며, 일반적으로 바이폴라 회로에 대해서는 오랫동안 개발되어 왔고 이와 더불어 CMOS도 발전되어 왔으나 CMOS 증폭기는 바이폴라와는 완전히 같지도 않으며 완전히 만족할 만한 정도의 성능을 발휘하는 것은 아니다.The structure of CMOS integrated circuits is often used in applications for linear signal amplifiers. Such amplifiers are implemented in the form of ICs, which also include digital circuits implemented in conventional LSIs. However, the configuration of many CMOS amplifier circuits has been developed in the same structure as the bipolar, which is often problematic in actual implementation, and in general, the CMOS amplifier has been developed for a long time. It's not exactly the same as bipolar, and it's not completely satisfactory.

예를 들어, 바이폴라 증폭기가 주파수 보상이 잘 되어 사용된 회로가 있다면, 이와 비슷한 개념으로 CMOS에서도 보상을 했을 때 종종 원하는 주파수 보상이 되지 않기도 한다. 이러한 이유로 CMOS에서의 특별한 증폭기 구조들의 파생을 필요로 하게 되는데, 대표적인 발명이 캐스캐이드(cascade) 구조를 갖는 증폭기이다.For example, if a bipolar amplifier is used with good frequency compensation, some circuits may be used in a similar concept, often with the desired compensation. This necessitates the derivation of special amplifier structures in CMOS, a typical invention being an amplifier with a cascade structure.

도 1은 종래의 CMOS를 사용한 기술로서, CMOS 설계에 있어서 단점인 바이어스(bias) 전압에 관한 문제점을 해결하기 위해 최대한의 컴몬 모드 레인지(common mode range)를 얻을 수 있도록 설계해야 한다. 그리고 가능한 넓은 컴몬 모드 레인지를 얻기 위해서는 피드백 엘리먼트(feedback element; M5, M6)에 대한 게이트 바이어스 전압을 설정해야 한다.FIG. 1 is a technique using a conventional CMOS, and should be designed to obtain a maximum common mode range in order to solve the problem of bias voltage, which is a disadvantage in CMOS design. In addition, to obtain the widest common mode range possible, the gate bias voltages for the feedback elements M5 and M6 must be set.

여기서, M3, M4를 포화(saturation) 영역에서 동작시키기 위해 수식적으로 가능한 최대 게이트 바이어스 전압은 Vdd-Vtp3-Δ-Vds5-Vds1+Vtn1인데, Vtn= , Δ≒Vds 라면 Vdd-3Vds가 최대의 컴몬 모드 레인지가 될 수 있다.Here, the maximum gate bias voltage that can be formulated to operate M3 and M4 in saturation region is Vdd-Vtp3-Δ-Vds5-Vds1 + Vtn1, where Vtn = If Δ Vds, Vdd-3Vds can be the maximum common mode range.

이 때, M5의 드레인 전압은 Vdd-Vtp3-Δ이고 소스 전압은 Vdd-Vtp3-Δ-Vds5 이므로, 포화 조건(Vgs-Vt≤Vds)에서 M5의 게이트 전압은 Vdd-Vtp3-Δ-Vds5+Vtn5 이고, 게이트 전압은 Vdd-Δ-Vds5 로 생각할 수 있다.At this time, since the drain voltage of M5 is Vdd-Vtp3-Δ and the source voltage is Vdd-Vtp3-Δ-Vds5, the gate voltage of M5 is Vdd-Vtp3-Δ-Vds5 + Vtn5 under saturation conditions (Vgs-Vt ≦ Vds). The gate voltage can be thought of as Vdd-Δ-Vds5.

실제값으로 환산해보면, Vdd=5, Δ=0.2, Vds5=0.1 이라면 Vdd-Δ-Vds5=4.7V인데, CMOS 회로에 있어서 Vdd-Δ-Vds5 의 바이어스를 잡기가 쉽지 않으므로 이보다 큰 Vdd로 인가하면 Vdd의 노이즈(noise)로 인한 파워 서플라이 리젝션 레시오(power supply rejection ratio)가 나빠지기 때문에 결국 바이어스 회로를 만들어 적당한 상태(대개 3.5V∼4V 정도)로 설정하는데, 이는 결국 컴몬 모드 레인지를 감소시키는 결과를 만들게 된다는 문제점이 발생한다.In terms of actual values, if Vdd = 5, Δ = 0.2, and Vds5 = 0.1, Vdd-Δ-Vds5 = 4.7V, and it is not easy to bias Vdd-Δ-Vds5 in CMOS circuits. Because the power supply rejection ratio from Vdd's noise worsens, it eventually creates a bias circuit and sets it to an appropriate state (usually 3.5V to 4V), which in turn reduces the common mode range. The problem is that it produces a result.

컴몬 모드 레인지 이후는 비록 어느 정도 스윙(swing)은 할 수 있으나, THD 측면에서, 주파수 안정도 측면에서 급격히 설계 목표치를 벗어나게 된다. 왜냐하면, M5는 선형(linear) 영역 상태로 동작하기 때문이다.After the common mode range, although swinging is possible to some extent, in terms of THD, the frequency stability is drastically out of the design target. This is because M5 operates in a linear region state.

그러므로 이 발명의 목적은 상기한 문제점을 해결하기 위한 것으로서, 셀프 바이어싱(self biasing) 구조를 통해 최대한의 컴몬 모드 레인지를 확보함으로써 피드백 엘리먼트에 대한 바이어스 회로를 불필요하게 하여 전체 회로를 단순화시키고 주파수 특성을 보상하기 위한 CMOS 증폭기의 주파수 보상 방법을 제공하는 데에 있다.Therefore, an object of the present invention is to solve the above-mentioned problems, by maximizing the common mode range through a self biasing structure, which makes the bias circuit for the feedback element unnecessary, simplifying the overall circuit and frequency characteristics. To provide a frequency compensation method of a CMOS amplifier for compensating for.

도 1은 종래 CMOS 증폭기를 나타낸 것이다.1 shows a conventional CMOS amplifier.

도 2는 이 발명의 실시예에 따른 CMOS 증폭기를 나타낸 것이다.2 shows a CMOS amplifier according to an embodiment of the invention.

도 3a 및 도 3b는 이 발명에 따른 CMOS 증폭기와 종래 기술에 따른 CMOS 증폭기의 전압-전압 특성 및 주파수-전압 특성을 비교한 것이다.3A and 3B compare voltage-voltage characteristics and frequency-voltage characteristics of a CMOS amplifier according to the present invention and a CMOS amplifier according to the prior art.

상기의 과제를 달성하기 위한 이 발명에 따른 CMOS 증폭기의 주파수 보상 방법에서,In the frequency compensation method of the CMOS amplifier according to the present invention for achieving the above object,

셀프 바이어싱 구조를 통해 최대한의 컴몬 모드 레인지를 확보함으로써 피드백 엘리먼트에 대한 바이어스 회로를 불필요하게 하여 전체 회로를 단순화시키고 주파수 특성을 보상한다.Self-biasing ensures maximum common mode range, which eliminates bias circuitry for feedback elements, simplifying the overall circuit and compensating for frequency characteristics.

이하, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 이 발명을 용이하게 실시할 수 있을 정도로 이 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조로 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

이 발명의 실시예에 따른 CMOS 증폭기의 주파수 보상 회로는, 정상의 인헨스먼트(enhancement) 트랜지스터가 아니라 네이티브(native) 트랜지스터를 사용하여 구현되는데, 이는 반도체의 제조 공정시 이를 위한 추가 마스크를 사용함이 없이 네이티브 트랜지스터가 만들어지는 부분에 트랜지스터의 문턱 전압(threshold voltage)을 만드는 인플랜테이션 마스크(inplantation mask)에서 이 부분을 닫아줌으로써 쉽게 구현이 가능하다.The frequency compensation circuit of the CMOS amplifier according to the embodiment of the present invention is implemented using a native transistor instead of a normal enhancement transistor, which uses an additional mask for the semiconductor manufacturing process. It can be easily implemented by closing this part in an implantation mask that creates the threshold voltage of the transistor at the part where the native transistor is made.

CMOS 소자를 구현하기 위해서는 N형 기판 또는 P형 기판을 사용하기도 하는데, P형 기판을 사용하는 경우의 N형 트랜지스터는 P형 기판 위에 트랜지스터를 구현하며, P형 트랜지스터는 P형 기판 위에 N형의 웰(well)을 만들고 그 속에 트랜지스터를 만든다.In order to implement a CMOS device, an N-type substrate or a P-type substrate may be used. In the case of using a P-type substrate, the N-type transistor implements the transistor on the P-type substrate, and the P-type transistor is formed on the P-type substrate. We make wells and transistors in them.

이 발명에 따른 차동 입력단은 도 2에 도시된 바와 같이 N형의 트랜지스터로 구현되어 있는데, 일반적으로 P형 기판 N-웰 속의 P형 트랜지스터의 문턱 전압은 웰의 농도로 조절하지만, P 기판 위에 있는 N형 트랜지스터는 별도의 이온 주입 공정을 거쳐서 문턱 전압을 맞춘다.As shown in FIG. 2, the differential input stage according to the present invention is implemented with an N-type transistor. In general, the threshold voltage of the P-type transistor in the N-well of the P-type substrate is controlled by the concentration of the well, but is located on the P substrate. N-type transistors meet a threshold voltage through a separate ion implantation process.

이 발명의 요지는 이러한 이온 주입 스텝시 네이티브 트랜지스터가 있는 부위를 막아서 이온 주입 전의 자연적으로 발생한 문턱 전압, 즉 네이티브 문턱 전압 약 0.1∼0.2V를 이용한다는 것이다. CMOS 트랜지스터를 구현시 기판의 형에 따라서 트랜지스터의 N 채널(channel) 트랜지스터는 네이티브 N 채널을 포함하여 모두 P 기판 위에 구성됨에 따라서 각 트랜지스터의 벌크(bulk)는 모두가 가장 낮은 전압인 Vss에 걸린다.The gist of the present invention is to use the naturally occurring threshold voltage before the ion implantation, that is, about 0.1 to 0.2V, by blocking the portion where the native transistor is located during the ion implantation step. When implementing a CMOS transistor, depending on the type of substrate, the N-channel transistors of the transistors are all configured on the P substrate, including the native N-channel, so that the bulk of each transistor is all at the lowest voltage, Vss.

그러나, N형 기판을 사용하게 되면 P 웰 속에 N형 트랜지스터를 구현하게 됨으로써 모든 N형 트랜지스터는 각자의 소스에 벌크를 연결할 수 있게 된다. 이 경우, Vsb=0이 되므로 네이티브 트랜지스터와 차동 입력 트랜지스터의 문턱 전압은 본래의 문턱 전압을 갖는다.However, the use of N-type substrates allows the implementation of N-type transistors in P wells, allowing all N-type transistors to be bulk connected to their sources. In this case, since Vsb = 0, the threshold voltages of the native transistors and the differential input transistors have original threshold voltages.

도 2의 차동 증폭기의 동작을 살펴보면 전원 전압으로 VDD와 VSS를 사용하며, 차동 증폭기의 입력으로 M1, M2 트랜지스터가, 차동 입력의 전류원 M7, 캐스코드(cascode) 커런트 미러(M3, M4, M5, M6), 주파수 보상을 위한 소자 Cc, 2차 이득 증폭을 위한 트랜지스터(M9, M10)로 구성되어 있으며, 이 발명은 네이티브 트랜지스터를 사용하는 M5, M6의 셀프 바이어스를 이용하는 부분으로 M5, M6의 게이트가 M5의 드레인으로 연결된 구조를 갖는 것이다.Referring to the operation of the differential amplifier of FIG. 2, VDD and VSS are used as power supply voltages, and M1 and M2 transistors are used as inputs of the differential amplifiers, current sources M7 and cascode current mirrors M3, M4, M5, and the differential inputs. M6), the device Cc for frequency compensation, and the transistors M9 and M10 for the second gain amplification. The present invention uses the self-bias of M5 and M6 using native transistors, and the gate of M5 and M6 is used. Has a structure connected to the drain of M5.

이 발명의 최대 컴몬 모드 레인지는 Vdd-Vtp3-Vtnat5-Vds1+Vtn1 이다. 앞에서 설명된 도 1의 최대 CMR과 비교해보면 Vtnat와 Vds5의 차이인데, 최대 조건에서 Δ는 0이며 Vds5가 0.1∼0.2V로 된다.The maximum common mode range of this invention is Vdd-Vtp3-Vtnat5-Vds1 + Vtn1. Compared with the maximum CMR of FIG. 1 described above, the difference between Vtnat and Vds5 is Δ at 0 and Vds5 is 0.1 to 0.2V under the maximum conditions.

그러므로, 네이티브 트랜지스터의 벌크가 소스에 묶인 경우는 Vt가 0.1∼0.2V가 되어 거의 동일한 상태가 되지만 벌크가 가장 낮은 전압인 Vss에 연결되면 앞의 문턱 전압을 구하는 수식에서 Vsb에 따라서 문턱 전압이 바뀐다. 이 경우는 네이티브 트랜지스터의 문턱 전압이 보통의 인핸스먼트 트랜지스터의 문턱 전압에 가까운 값이 되어 최대 컴몬 모드 레인지가 기존의 발명 회로보다 열세가 될 수 있다. 기존의 발명과 동일 특성에 근접하면서 셀프 바이어싱에 의한 바이어스 회로를 없앰으로써 추가 회로가 불필요하게 되는 것이다.Therefore, when the bulk of the native transistor is tied to the source, Vt becomes 0.1 to 0.2V, which is almost the same, but when the bulk is connected to Vss, which is the lowest voltage, the threshold voltage changes according to Vsb in the formula for calculating the threshold voltage. . In this case, the threshold voltage of the native transistor is close to the threshold voltage of the normal enhancement transistor, so that the maximum common mode range may be inferior to that of the conventional invention circuit. By eliminating the bias circuit by self biasing while approaching the same characteristics as the existing invention, an additional circuit becomes unnecessary.

도 3a와 도 3b는 종래 회로와 이 발명에 따른 회로 간의 전압-전압 특성과 주파수-전압 특성을 모의 실험(simulation)한 그래프인데, 입력 컴몬 모드 레인지가 종래 기술에서 약간 크게 나온다(선형 동작 영역 특성이 약간 크다). 그리고 PSRR(power supply rejection ratio)은 약간 작게 나오는데, 이는 네이티브 트랜지스터의 임피던스(impedance)가 인핸스먼트 트랜지스터에 비해서 작기 때문에 나타나는 현상이다. M6 트랜지스터와 보상 커패시턴스 Cc에 의한 PSRR 이득 곡선에 의해서 특성 곡선이 만들어지기 때문에 이 발명이 열세로 보이나 이는 동작상 큰 문제는 아니다.3A and 3B are simulation graphs of voltage-voltage characteristics and frequency-voltage characteristics between a conventional circuit and a circuit according to the present invention, and the input common mode range is slightly larger in the prior art (linear operating region characteristics). This is a bit big). And the power supply rejection ratio (PSRR) is slightly smaller, because the impedance of the native transistor is smaller than that of the enhancement transistor. This invention appears to be inferior because the characteristic curve is made by the PSRR gain curve by the M6 transistor and the compensation capacitance Cc, but this is not a big problem in operation.

상기와 같은 방법을 통해 CMOS 증폭기의 피드백 엘리먼트에 대한 바이어스 회로를 불필요하게 하여 전체 회로를 단순화시키고 주파수 특성을 보상할 수 있다.In this way, the bias circuit for the feedback element of the CMOS amplifier is unnecessary, which simplifies the entire circuit and compensates for the frequency characteristic.

Claims

In CMOS amplifier,

A method of frequency compensation in a CMOS amplifier for simplifying the overall circuit and compensating for frequency characteristics by eliminating the bias circuit for the feedback element by ensuring the maximum common mode range through a self-biasing scheme.