KR20000008016A - Semiconductor device having decoupling capacitor formed on chip surface - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to compensate fluctuation or reduction of power supply voltage by forming a decoupling capacitor on a chip surface. CONSTITUTION: The device comprises a semiconductor chip; a plurality of pads arranged at an outside of the semiconductor chip to apply an external electric signal to an inside thereof; a plurality of a first and a second power lines alternatively arranged in the inside thereof, wherein each of the first and the second power lines is a path where a first and a second constant voltages are supplied; and at least one capacitor arranged on the semiconductor chip between a first and a second power lines.

Description

칩 표면에 형성된 디커플링 커패시터를 가지는 반도체 장치Semiconductor device with decoupling capacitor formed on chip surface

본 발명은 반도체 장치에 관한 것으로서, 특히 전원전압의 요동(power fluctuation)을 보상하기 위한 디커플링 커패시터(decoupling capacitor)가 칩 표면에 형성된 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which a decoupling capacitor is formed on a chip surface to compensate for power fluctuation.

반도체 집적회로가 보다 많은 기능과 빠른 스피드 구현을 위해 복잡해짐에 따라 출력회로에 사용되는 스위칭 소자의 수가 증가되고, 스위칭 횟수 또한 증가되고 있다. 이와 같은 스위칭 횟수의 증가는 전기적인 노이즈(noise)를 증가시키는 한 원인이 된다.As semiconductor integrated circuits become more complex for more functions and faster speeds, the number of switching elements used in output circuits increases, and the number of switching times also increases. This increase in the number of switching is one cause of increasing electrical noise.

반도체 칩에는 전원전압 공급을 위해 통상, 복수개의 파워 라인 또는 파워 버스가 배치되며, 전원전압은 집적 회로 내의 모든 회로들을 구동하기 위해 반드시 필요하다.In the semiconductor chip, a plurality of power lines or power buses are usually arranged for supplying a power supply voltage, and the power supply voltage is necessary for driving all circuits in the integrated circuit.

언급된 전기적인 노이즈가 파워 라인을 통해 공급되는 전원전압에 실리게 되면, 전원전압의 요동이 발생되며, 이는 파워 라인에 연결된 소자의 개수가 증가될수록 더욱 심하게 나타난다. 또한, 금속 라인으로 이루어진 파워 라인은 통상 긴 인덕터 경로로 볼 수 있으므로, 언급된 바와 같은 스위칭 횟수의 증가는 파워 라인에 흐르는 전류의 변화를 초래하고 라인 내의 전압 감소(voltage drop)를 유발한다.When the electrical noise mentioned is loaded on the power supply voltage supplied through the power line, fluctuations in the power supply voltage occur, which is more severe as the number of devices connected to the power line increases. Also, power lines made of metal lines are typically seen as long inductor paths, so increasing the number of switching as mentioned results in a change in current flowing through the power line and causes a voltage drop in the line.

상기 전원전압 요동이나 파워 라인 내의 전압 감소는 특히 '로우' 레벨의 전압 예컨대 0V 나, '하이' 레벨의 전압 예컨대 2.5V의 전압을 감지하여 동작하는 반도체 회로의 동작에 심각한 악영향을 끼치며 소자 오동작의 원인이 된다.The fluctuations in the power supply voltage or the voltage reduction in the power line may have a serious adverse effect on the operation of a semiconductor circuit which operates by sensing a 'low' level voltage such as 0V or a 'high' level voltage such as 2.5V. Cause.

본 발명이 이루고자 하는 기술적 과제는, 전원전압의 요동이나 전원전압 감소를 보상할 수 있는 디커플링 커패시터를 구비한 반도체 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device having a decoupling capacitor capable of compensating fluctuations in power supply voltage and reduction in power supply voltage.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.1 is a plan view of a semiconductor device according to an embodiment of the present invention.

도 2는 상기 도 1에 도시된 원 내의 2-2' 선을 잘라본 수직 단면도이다.FIG. 2 is a vertical cross-sectional view taken along line 2-2 'of the circle shown in FIG.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 반도체 칩과, 외부의 전기신호를 칩 내부로 인가하기 위해 상기 반도체 칩 외곽에 배치된 복수개의 패드와, 상기 칩 내부에, 제1 일정전압과 제2 일정전압이 공급되는 통로로서 서로 번갈아 가며 배치된 복수개의 제1 파워라인 및 제2 파워라인과, 상기 제1 파워라인과 제2 파워라인 사이의 반도체 칩 상에 배치된 적어도 하나의 커패시터를 구비하며, 상기 커패시터의 양측 도전판은 도전성 접착제를 통해 상기 제1 파워라인과 제2 파워라인 각각에 접착된다.In accordance with another aspect of the present invention, a semiconductor device includes a semiconductor chip, a plurality of pads disposed outside the semiconductor chip to apply an external electric signal into the chip, and a first constant voltage inside the chip. At least one capacitor disposed on a semiconductor chip between the first power line and the second power line, and the first power line and the second power line, which are alternately disposed as a passage through which the second constant voltage is supplied. The conductive plates on both sides of the capacitor are attached to each of the first power line and the second power line through a conductive adhesive.

상기 과제를 달성하기 위한 본 발명에 따른 반도체 장치는 또한, 반도체 장치에 제1 일정전압을 공급하기 위해 반도체 기판 상에 형성된 제1 파워라인과, 반도체 장치에 제2 일정전압을 공급하기 위해, 상기 제1 파워라인과 소정거리 이격된 반도체 기판 상에 형성된 제2 파워라인과, 상기 제1 및 제2 파워라인 상에, 유전체막을 사이에두고 양측이 도체판으로 이루어진 커패시터를 구비하며, 상기 양측의 도체판 각각은 도전성 접착제를 매개로하여 상기 제1 파워라인 및 제2 파워라인과 전기적으로 접속된다.According to another aspect of the present invention, there is provided a semiconductor device including a first power line formed on a semiconductor substrate to supply a first constant voltage to the semiconductor device, and a second constant voltage to the semiconductor device. A second power line formed on the semiconductor substrate spaced from the first power line by a predetermined distance, and capacitors formed on both sides of the conductive plate on the first and second power lines with a dielectric film interposed therebetween; Each of the conductor plates is electrically connected to the first power line and the second power line via a conductive adhesive.

본 발명에 따르면, 직류전원의 내부 임피던스에 의한 바람직하지 않은 결합을 감소시키기 위해 삽입하는 디커플링 커패시터가 칩 표면에 형성된다. 따라서, 파워 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 보상할 수 있다.According to the present invention, a decoupling capacitor is formed on the chip surface to insert in order to reduce the undesirable coupling caused by the internal impedance of the DC power supply. Therefore, the noise level generated in the power line can be reduced and the power supply voltage level can be stabilized to compensate for the fluctuation of the power supply voltage or the decrease in the power supply voltage.

이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도로서, 도면 참조부호 "10"은 반도체 칩을, "15"는 패드(pad)를, "20"은 제1 파워 라인을, "25"는 제2 파워 라인을, "30"은 커패시터를 각각 나타낸다.1 is a plan view of a semiconductor device according to an exemplary embodiment of the present invention, wherein reference numeral “10” is a semiconductor chip, “15” is a pad, “20” is a first power line, and “25”. "Represents a second power line and" 30 "represents a capacitor, respectively.

도 1에 도시된 바와 같이, 반도체 칩(10) 외곽에는, 외부의 전기신호를 칩 내부로 인가하기 위한 패드(15)가 복수개 형성되어 있으며, 칩 내부에는 제1 일정전압 예컨대, 전원전압(Vdd)과 제2 일정전압 예컨대, 접지전압(Vss)이 공급되는 통로로서 제1 파워라인(20)과 제2 파워라인(25)이 서로 번갈아 가며 배치되어 있다. 상기 제1 파워라인(20)과 제2 파워라인(25) 사이에는, 원 내에 도시된 바와 같이, 적어도 하나의 커패시터(30)가 구비된다.As illustrated in FIG. 1, a plurality of pads 15 are formed outside the semiconductor chip 10 to apply an external electric signal into the chip. A first constant voltage, for example, a power supply voltage Vdd is formed inside the chip. ) And a second constant voltage, for example, a ground voltage Vss, are alternately disposed between the first power line 20 and the second power line 25. At least one capacitor 30 is provided between the first power line 20 and the second power line 25, as shown in the circle.

상기 커패시터(30)는 반도체 칩(10) 상에 마련되며, 필요에 따라 복수개 설치될 수도 있다. 상기 커패시터(30)를 구성하는 양측 도전판(도시되지 않음)은, 도전성 접착제(도시되지 않음)를 통해 제1 파워라인(20)과 제2 파워라인(25)에 접착된다.The capacitor 30 is provided on the semiconductor chip 10 and may be provided in plural as necessary. Both conductive plates (not shown) constituting the capacitor 30 are attached to the first power line 20 and the second power line 25 through a conductive adhesive (not shown).

본 발명의 바람직한 실시예에 따른 상기 커패시터(30)는, 양측 도전판 사이에 세라믹(ceramic)으로된 유전체막을 가지는 막대형 세라믹 커패시터이며, 상기 도전성 접착제로는 은 글래스(Ag glass)가 사용될 수 있다.The capacitor 30 according to the preferred embodiment of the present invention is a rod-shaped ceramic capacitor having a dielectric film made of ceramic between both conductive plates, and silver glass may be used as the conductive adhesive. .

본 발명에 따른 상기 커패시터(30)는 디커플링 커패시터로 사용되며, 파워 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시키는 역할을 한다.The capacitor 30 according to the present invention is used as a decoupling capacitor, and serves to reduce the noise level generated in the power line and to stabilize the power supply voltage level.

도 2는 상기 도 1에 도시된 원 내의 2-2' 선을 잘라본 수직 단면도이다.FIG. 2 is a vertical cross-sectional view taken along line 2-2 'of the circle shown in FIG.

도 2를 참조하면, 반도체 기판(1) 상에, 트랜지스터와 같은 하부 구조물(도시되지 않음)을 절연시키기 위한 층간절연층(3)이 형성되어 있으며, 상기 층간절연층(3) 상에는 제1 파워라인(20)과 제2 파워라인(25)이 형성되어 있다.Referring to FIG. 2, an interlayer insulating layer 3 is formed on the semiconductor substrate 1 to insulate a lower structure such as a transistor (not shown), and a first power is formed on the interlayer insulating layer 3. A line 20 and a second power line 25 are formed.

상기 제1 파워라인(20)은 제1 일정전압 예컨대 전원전압(Vdd)을 공급하기 위해 형성되고, 상기 제2 파워라인(25)은 제2 일정전압 예컨대 접지전압(Vss)을 공급하기 위해 상기 제1 파워라인(20)과는 소정거리 이격되어 형성된다.The first power line 20 is formed to supply a first constant voltage such as a power supply voltage Vdd, and the second power line 25 is configured to supply a second constant voltage such as a ground voltage Vss. The first power line 20 is formed to be spaced apart from the predetermined distance.

상기 제1 및 제2 파워라인(20, 25) 상에는, 유전체막(30b)을 사이에두고 양측이 도체판(30a)으로 이루어진 커패시터(30)가 구비되어 있으며, 상기 양측 도체판(30a) 각각은 도전성 접착제(29)를 매개로하여 상기 제1 파워라인(20) 및 제2 파워라인(25)과 전기적으로 접속된다.On the first and second power lines 20 and 25, capacitors 30 each having a conductive plate 30a on both sides with a dielectric film 30b are provided. Each of the both conductive plates 30a is provided. The silver is electrically connected to the first power line 20 and the second power line 25 via the conductive adhesive 29.

본 발명의 바람직한 실시예에 따르면, 상기 제1 및 제2 파워라인(20, 25)과 상기 커패시터(30) 사이에, 도시된 바와 같이, 칩을 보호하기 위해 패시베이션층(27)이 형성된다. 또한, 상기 도전성 접착제(29)는 상기 패시베이션층(27)을 관통하는 콘택홀을 매립하도록 형성되며, 상기 제1 및 제2 파워라인(20, 25)과 커패시터(30) 양측의 도체판(30a)을 전기적으로 연결한다.According to a preferred embodiment of the invention, a passivation layer 27 is formed between the first and second power lines 20, 25 and the capacitor 30 to protect the chip, as shown. In addition, the conductive adhesive 29 is formed to fill a contact hole penetrating the passivation layer 27, the conductive plate 30a on both sides of the first and second power lines 20, 25 and the capacitor 30. ) Is electrically connected.

도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 예를 들어, 본 명세서에서는 패시베이션층을 관통하여 커패시터의 양측 도전판과 파워라인들이 연결되고, 칩의 외곽에 패드가 배치된 경우를 예로 들었으나, 패시베이션이 형성되지 않은 칩 또는 칩의 중심부에 패드가 배치된 경우에도 본 발명이 적용될 수 있다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The best embodiments have been described in the drawings and specification. Herein, specific terms have been used, but they are used only for the purpose of illustrating the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. For example, in the present specification, the conductive plates and power lines of the capacitor are connected to each other through the passivation layer, and the pad is disposed outside the chip, but the pad is not formed on the chip or the center of the chip. The present invention can be applied even if is disposed. Therefore, the scope of the present invention should be defined by the technical spirit of the appended claims.

상술한 바와 같이 본 발명에 따르면, 직류전원의 내부 임피던스에 의한 바람직하지 않은 결합을 감소시키기 위해 삽입하는 디커플링 커패시터를 칩 표면에 형성한다. 따라서, 파워 라인에 발생되는 노이즈 레벨을 감소시키고 전원전압 레벨을 안정화시켜 전원전압의 요동이나 전원전압 감소를 효율적으로 보상할 수 있다.As described above, according to the present invention, a decoupling capacitor is formed on the chip surface to insert to reduce undesirable coupling caused by the internal impedance of the DC power supply. Therefore, the noise level generated in the power line can be reduced and the power supply voltage level can be stabilized to efficiently compensate for fluctuations in the power supply voltage and reduction of the power supply voltage.

Claims (8)

반도체 칩;Semiconductor chips; 외부의 전기신호를 칩 내부로 인가하기 위해 상기 반도체 칩 외곽에 배치된 복수개의 패드;A plurality of pads disposed outside the semiconductor chip to apply an external electric signal into the chip; 상기 칩 내부에, 제1 일정전압과 제2 일정전압이 공급되는 통로로서 서로 번갈아 가며 배치된 복수개의 제1 파워라인 및 제2 파워라인; 및A plurality of first power lines and second power lines alternately disposed in the chip as passages through which a first constant voltage and a second constant voltage are supplied; And 상기 제1 파워라인과 제2 파워라인 사이의 반도체 칩 상에 배치된 적어도 하나의 커패시터를 구비하며,At least one capacitor disposed on the semiconductor chip between the first power line and the second power line, 상기 커패시터의 양측 도전판은 도전성 접착제를 통해 상기 제1 파워라인과 제2 파워라인 각각에 접착된 것을 특징으로 하는 반도체 장치.Both conductive plates of the capacitor are bonded to each of the first power line and the second power line through a conductive adhesive. 제1항에 있어서, 상기 커패시터는 상기 양측 도전판 사이에 세라믹으로된 유전체막을 가지는 막대형 세라믹 커패시터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the capacitor is a rod-shaped ceramic capacitor having a dielectric film made of ceramic between the two conductive plates. 제1항에 있어서, 상기 도전성 접착제는 은 글래스(Ag glass)로 이루어진 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 1, wherein the conductive adhesive is made of silver glass. 반도체 장치에 제1 일정전압을 공급하기 위해 반도체 기판 상에 형성된 제1 파워라인;A first power line formed on the semiconductor substrate to supply a first constant voltage to the semiconductor device; 반도체 장치에 제2 일정전압을 공급하기 위해, 상기 제1 파워라인과 소정거리 이격된 반도체 기판 상에 형성된 제2 파워라인; 및A second power line formed on the semiconductor substrate spaced apart from the first power line by a predetermined distance to supply a second constant voltage to the semiconductor device; And 상기 제1 및 제2 파워라인 상에 형성되고, 유전체막을 사이에두고 양측이 도체판으로 이루어진 커패시터를 구비하며,A capacitor formed on the first and second power lines and having a dielectric plate interposed therebetween with a conductive plate; 상기 양측의 도체판 각각은 도전성 접착제를 매개로하여 상기 제1 파워라인 및 제2 파워라인과 전기적으로 접속된 것을 특징으로 하는 반도체 장치.Each of the conductor plates on both sides is electrically connected to the first power line and the second power line via a conductive adhesive. 제4항에 있어서, 상기 반도체 장치는, 상기 제1 및 제2 파워라인과 상기 커패시터 사이에, 칩을 보호하기 위해 형성된 패시베이션층을 더 구비하며, 상기 도전성 접착제는 상기 패시베이션층을 관통하는 콘택홀을 매립하는 것을 특징으로 하는 반도체 장치.The semiconductor device of claim 4, wherein the semiconductor device further includes a passivation layer formed between the first and second power lines and the capacitor to protect a chip, wherein the conductive adhesive penetrates the passivation layer. A semiconductor device comprising a buried. 제4항에 있어서, 상기 커패시터는 세라믹을 유전체막으로 사용한 막대형 세라믹 커패시터인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 4, wherein the capacitor is a rod-shaped ceramic capacitor using ceramic as a dielectric film. 제4항에 있어서, 상기 도전성 접착제는 은(Ag)으로 구성된 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 4, wherein the conductive adhesive is made of silver (Ag). 제4항에 있어서, 상기 제1 일정전압은 전원전압(Vdd)이고, 제2 일정전압은 접지전압(Vss)인 것을 특징으로 하는 반도체 장치.The semiconductor device according to claim 4, wherein the first constant voltage is a power supply voltage (Vdd) and the second constant voltage is a ground voltage (Vss).
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