KR20000003615A - Device for testing three-state-output - Google Patents
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Abstract
Description
본 발명은 반도체 메모리장치의 3상태 출력 테스트장치에 관한 것으로, 보다 상세하게는 병렬로 엑세스된 2개의 메모리 셀어레이에 저장된 두 데이타신호가 동일할 경우에는 그 데이타신호 자체의 데이타값을 출력하고, 서로 다를 경우에는 하이 임피던스상태를 출력하므로써 3상태 출력신호값을 갖도록 한 3상태 출력 테스트장치에 관한 것이다.The present invention relates to a three-state output test apparatus of a semiconductor memory device. More specifically, when two data signals stored in two memory cell arrays accessed in parallel are the same, the data value of the data signal itself is output. The present invention relates to a three-state output test apparatus configured to have a three-state output signal value by outputting a high impedance state when different from each other.
일반적으로, 테스트시간을 감축하기 위해 대부분의 DRAM(dynamic random access memory)소자의 내부에는 테스트장치가 탑재되어 있다.In general, a test apparatus is mounted inside most dynamic random access memory (DRAM) devices to reduce test time.
그런데, 종래의 테스트장치는 병렬로 엑세스된 메모리셀에 저장된 데이타가 동일하면 ‘로직하이’레벨의 신호를, 그리고 상기 메모리셀 각각에 저장된 데이타가 서로 다른 경우에는 ‘로직로우’레벨의 신호를 출력하여, 2상태 출력 신호값을 갖는다.However, the conventional test apparatus outputs a signal of 'logic high' level when the data stored in the memory cells accessed in parallel are the same, and 'logic low' level signal when the data stored in each of the memory cells are different. Thus, it has a two-state output signal value.
그래서, 종래의 테스트장치는 최종 출력신호로 ‘로직하이’레벨의 신호가 출력될 때에만 소자를 패스(pass)로 인식하고, ‘로직로우’레벨의 신호가 출력될 때에는 페일(fail)로 처리해 버리는 동작특성을 갖는다.Therefore, the conventional test apparatus recognizes the device as a pass only when a signal of 'logic high' level is output as a final output signal, and processes it as a fail when a signal of 'logic low' level is output. Discarded operating characteristics.
이로 인해, 소자의 오동작으로 2개의 메모리 셀어레이 모두에 동일 데이타신호로 잘못 저장될 경우에도 데이타신호가 동일하기 때문에 최종 출력신호는 ‘로직하이’가 되어 패스(pass)처리되므로, 에러의 검출이 불가능해지게 되고, 소자는 오동작을 하게 된다.As a result, even when incorrectly stored in both memory cell arrays as the same data signal due to a malfunction of the device, the final output signal is 'logic high' because the data signal is the same, so that the detection of an error is prevented. It becomes impossible and the device malfunctions.
도 1 은 종래에 사용된 테스트장치를 나타낸 구성도로, 데이타 입력핀(DQ)을 통해 테스트 모드시 입력된 데이타신호(data)를 입력받아 이를 각각 저장하는 병렬연결된 2개의 메모리 셀어레이(11, 13)와, 상기 메모리 셀어레이(11, 13)에 각각 저장된 데이타신호(이하, a, b 로 표기하기로 한다)를 입력받아 두 신호(a, b)의 동일 여부를 테스트하여 데이타의 정확성을 판단하는 출력 구동부(15)로 구성된다.FIG. 1 is a block diagram illustrating a test apparatus used in the related art. Two memory cell arrays 11 and 13 connected in parallel to receive a data signal data input in a test mode through a data input pin DQ and store the data signals are stored therein. ) And data signals (hereinafter, denoted as a and b) stored in the memory cell arrays 11 and 13, respectively, and tested for equality of the two signals a and b to determine the accuracy of the data. Is composed of an output driver 15.
상기, 출력 구동부(15)는 상기 두 메모리 셀어레이(11, 13)에 저장된 데이타신호(a, b)를 입력받아 두 신호(a, b)를 비교하는 익스클루시브-노아게이트(X-NOR1)와; 상기 익스클루시브-노아게이트(X-NOR1) 출력단 전위의 진위 및 보수신호값이 각각 전달되어 각각 선택적으로 활성화되는 전원전위와 접지전위 사이에 연결된 풀-업 및 플-다운 구동소자(MN1, MN2)로 구성된다.The output driver 15 receives the data signals a and b stored in the two memory cell arrays 11 and 13 and includes an exclusive-nogate (X-NOR1) comparing the two signals a and b. )Wow; Pull-up and pull-down driving devices MN1 and MN2 connected between a power supply potential and a ground potential that are selectively activated by transmitting the true and complement signal values of the X-NOR1 output terminal potential, respectively. It is composed of
상기 구성을 갖는 종래의 테스트 장치의 동작특성을 나타내는 진리표를 도 2 에 도시하였다.The truth table which shows the operation characteristic of the conventional test apparatus which has the said structure is shown in FIG.
도 2 에 도시된 진리표를 통해 알 수 있듯이, 종래의 테스트장치는 병렬로 엑세스된 메모리 셀어레이들(11, 13)의 데이타가 모두 동일할 경우에는 그 데이타값에 상관없이 출력신호(out)로 ‘로직하이’레벨신호만을 출력하기 때문에 데이타의 정확성여부를 확인할 수 없는 문제점이 있다.As can be seen from the truth table shown in Fig. 2, in the conventional test apparatus, when the data of the memory cell arrays 11 and 13 accessed in parallel are all the same, the output signal is output regardless of the data value. Since only the 'logic high' level signal is output, there is a problem that data accuracy cannot be confirmed.
예를들어, 상기 병렬로 엑세스된 메모리 셀어레이들(11, 13)에 하이레벨 데이타인 ‘1’을 라이트(write)하였다고 가정하자. 그런데, 소자의 오동작으로 인해 상기 메모리 셀어레이들(11, 13) 모두에 로우레벨 데이타 ‘0’이 저장되었다면, 출력신호로는 ‘로직하이’를 출력하게 되어 소자 외부에서는 패스(pass)로 인식하게 된다. 그 결과, 데이타가 잘못 저장되었더라도 같은 데이타신호로만 저장되면 소자는 무조건 ‘로직하이’를 출력하게 되므로 에러의 검출이 불가능해진다.For example, suppose that the memory cell arrays 11 and 13 accessed in parallel have written high level data '1'. However, if low level data '0' is stored in both the memory cell arrays 11 and 13 due to a malfunction of the device, 'logic high' is output as an output signal and recognized as a pass outside the device. Done. As a result, even if data is stored incorrectly, if only the same data signal is stored, the device unconditionally outputs 'logic high', so that an error cannot be detected.
상기 문제로 인하여 병렬 테스트 모드를 생산 테스트에 적용하지 못하게 되어 테스트시간이 길어지고, 생산성이 저하되는 문제점이 있다.Due to the above problem, the parallel test mode cannot be applied to the production test, resulting in a long test time and a decrease in productivity.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 정확한 데이타값의 체크 및 에러 검출효과를 높이고, 또한 테스트 시간을 대폭 감소시킨 3상태 출력 테스트장치를 제공하는데 있다.Accordingly, the present invention has been made to solve the above problems, and an object of the present invention is to provide a three-state output test apparatus that improves the checking and error detection effect of accurate data values and also significantly reduces the test time.
도 1 은 종래에 사용된 테스트장치를 나타낸 구성도1 is a block diagram showing a test apparatus used in the prior art
도 2 는 도 1 에 도시된 테스트장치의 동작특성을 나타내는 진리표FIG. 2 is a truth table showing the operating characteristics of the test apparatus shown in FIG.
도 3 은 본 발명에 따른 3상태 출력 테스트장치를 나타낸 구성도3 is a block diagram showing a three-state output test apparatus according to the present invention
도 4 는 도 3 에 도시된 3상태 출력 테스트장치의 동작특성을 나타내는 진리표FIG. 4 is a truth table showing operation characteristics of the tri-state output test apparatus shown in FIG.
도 5 는 도 4 에 도시된 3상태 출력신호 레벨을 나타낸 도면FIG. 5 shows the tri-state output signal levels shown in FIG.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
11, 13, 21, 23: 메모리 셀어레이 15, 25: 출력 구동부11, 13, 21, 23: memory cell arrays 15, 25: output driver
상기 목적을 달성하기 위하여, 본 발명은 병렬연결되며 동일한 데이타신호를 입력받아 이를 각각 저장하는 제1 및 제2 메모리 셀어레이를 테스트하는 장치에 있어서, 상기 제1 및 제2 메모리 셀어레이로부터 출력된 각각의 데이타신호의 동일 여부를 테스트하여 두 데이타신호가 동일할 경우에는 그 데이타신호 자체의 데이타값을 출력하고, 반대로 두 데이타 신호가 다를 경우에는 하이-임피던스상태를 출력하여 에러 검출영역을 넓힌 3상태 출력신호값을 갖도록 하는 출력 구동부를 구비하는 3상태 출력 테스트 장치인 것을 특징으로 한다.In order to achieve the above object, the present invention provides a device for testing a first and a second memory cell array connected in parallel and receiving the same data signal and storing the same data signal, respectively, which are output from the first and second memory cell arrays. Each data signal is tested for equality, and if the two data signals are identical, the data value of the data signal itself is output; if the two data signals are different, a high-impedance state is output. Characterized in that the three-state output test device having an output driver for having a state output signal value.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 은 본 발명에 의한 3상태 출력 테스트장치의 구성도를 나타낸 것으로, 데이타 입력핀(DQ)을 통해 입력된 데이타신호(data)를 입력받아 이를 각각 저장하는 병렬연결된 2개의 메모리 셀어레이(21, 23)와, 상기 메모리 셀어레이(21, 23)에 각각 저장된 데이타신호(이하, a, b 로 표기하기로 한다)를 입력받아 두 신호(a, b)의 동일 여부를 테스트하여 데이타의 정확성을 판단하도록 3가지 상태의 출력신호를 출력하는 출력 구동수단(25)으로 구성된다.3 is a block diagram of a three-state output test apparatus according to the present invention, in which two memory cell arrays 21 connected in parallel to receive a data signal data input through a data input pin DQ and store the data signals 21 are stored therein. , 23) and data signals (hereinafter, denoted as a and b) stored in the memory cell arrays 21 and 23, respectively, are input to test whether the two signals a and b are equal to each other and correct the data. It is composed of an output drive means 25 for outputting the output signal of the three states to determine.
상기 출력 구동수단(25)은 상기 두 메모리 셀어레이(21, 23)에 저장된 데이타신호(a, b)를 입력받아 두 신호(a, b)를 비교하는 비교부(31)와; 상기 비교부(31)의 출력신호를 각각 제1 입력으로 하고, 상기 제1 메모리 셀어레이(21)에 저장된 데이타신호(a)의 진위 및 보수값(a, /a)을 각각 제2 입력으로 하여 앤드(AND) 논리조합하는 풀-업 및 풀-다운 제어부(32, 33)와; 상기 풀-업 및 풀-다운 제어부(32, 33)에 의해 선택적으로 동작하여 3상태 신호(‘H’, ‘L’, ‘Hi-Z’)를 출력하는 전원전압(Vcc)과 접지전압(Vss) 사이에 직렬연결된 풀-업 및 풀-다운 구동소자(MN3, MN4)로 구성된다.The output driving means 25 includes a comparator 31 which receives data signals a and b stored in the two memory cell arrays 21 and 23 and compares the two signals a and b; The output signal of the comparator 31 is a first input, respectively, and the authenticity and complement values (a, / a) of the data signal a stored in the first memory cell array 21 are respectively a second input. A pull-up and pull-down control unit (32, 33) for AND logic combination; A power supply voltage Vcc and a ground voltage that are selectively operated by the pull-up and pull-down controllers 32 and 33 to output three-state signals 'H', 'L' and 'Hi-Z'. Vss) is composed of pull-up and pull-down driving elements MN3 and MN4 connected in series.
그리고, 동 도면에서는 상기 비교부(31)는 익스클루시브-노아(exclusive-NOR: X-NOR2)게이트로 구성되며, 상기 풀-업 및 풀-다운 제어부(32, 33)는 각각 낸드게이트(NAND1, NAND2)와 인버터(I1, I2)가 직렬연결되어 구성된다.In the drawing, the comparator 31 is configured with an exclusive-NOR (X-NOR 2) gate, and the pull-up and pull-down controllers 32 and 33 are NAND gates, respectively. NAND1 and NAND2 and inverters I1 and I2 are connected in series.
도 4 는 도 3 에 도시된 3상태 출력 테스트장치의 동작특성을 나타내는 진리표로, 상기 두 메모리 셀어레이(21, 23)에 저장된 두 데이타신호(a, b)의 전위레벨이 동일할 때에는 상기 동일한 데이타신호 자체의 데이타값을 출력하고, 두 데이타신호(a, b)의 전위레벨이 다를 때에는 하이-임피던스(Hi-Z)의 플로팅(floating)상태를 출력하는 것을 나타낸다.FIG. 4 is a truth table showing the operation characteristics of the tri-state output test apparatus shown in FIG. 3, when the potential levels of the two data signals a and b stored in the two memory cell arrays 21 and 23 are the same. The data value of the data signal itself is output, and when the potential levels of the two data signals a and b are different, the floating state of the high-impedance Hi-Z is output.
그리고, 도 5 는 도 4 에 도시된 3상태 출력신호 레벨을 나타낸 도면이다.5 is a diagram showing the tri-state output signal level shown in FIG.
이하, 상기 구성으로 이루어지는 본발명의 동작을 도면을 참조하며 살펴보기로 한다.Hereinafter, the operation of the present invention having the above configuration will be described with reference to the drawings.
라이트(write) 동작에 의해 병렬로 연결된 2개의 메모리 셀어레이(21, 23) 각각에 저장된 데이타신호(a, b)의 리드(read) 동작시, 우선 데이타신호(data)는‘로직하이’이고 정상적으로 메모리 셀어레이(21, 23)에 각각 저장되었다고 가정하기로 한다.In the read operation of the data signals a and b stored in each of the two memory cell arrays 21 and 23 connected in parallel by a write operation, the data signal data is 'logic high'. It is assumed that the memory cells are normally stored in the memory cell arrays 21 and 23, respectively.
그러면, 상기 두 메모리 셀어레이(21, 23)의 출력신호(a, b)는 모두 ‘로직하이’로 동일한 전위레벨을 갖기 때문에, 비교부(31)를 이루는 익스클루시브-노아게이트(X-NOR2)의 출력단으로는 ‘로직하이’의 신호를 출력하게 된다. 그리고, 풀-업 및 풀-다운 제어부(32, 33)의 출력신호는 각각 ‘로직하이’와 ‘로직로우’가 되어 풀-업 구동소자(MN3)는 턴-온되고, 풀-다운 구동소자(MN4)는 턴-오프되어 출력단(out)으로는 초기의 데이타신호(data)와 동일한 전위의‘로직하이’신호가 출력된다.Then, since the output signals a and b of the two memory cell arrays 21 and 23 have the same potential level as 'logic high', the exclusive-nogate (X−) forming the comparator 31 is obtained. A logic high signal is output to the output terminal of NOR2). The output signals of the pull-up and pull-down controllers 32 and 33 become 'logic high' and 'logic low', respectively, so that the pull-up driving device MN3 is turned on and the pull-down driving device is turned on. The MN4 is turned off so that a 'logic high' signal having the same potential as the initial data signal data is output to the output terminal out.
다른 경우로, 상기 데이타 신호로 ‘로직로우’의 신호가 입력되고, 정상적으로 오동작없이 메모리 셀어레이(21, 23)에 각각 저장되었다고 가정하면, 상기 두 메모리 셀어레이(21, 23)의 출력신호는 ‘로직로우’로 동일하기 때문에 비교부(31)를 이루는 익스클루시브-노아게이트(X-NOR2)의 출력신호는 상기 경우와 마찬가지로 ‘로직하이’가 된다. 그런데, 메모리 셀어레이(21)의 출력신호(a)가 ‘로직로우’이므로, 풀-업 제어부(32)는 ‘로직로우’의 신호를, 그리고 풀-다운 제어부(33)는 ‘로직하이’의 신호를 출력하게 된다. 그 결과, 풀-업 구동소자(MN3)는 턴-오프되고, 풀-다운 구동소자(MN4)는 턴-온되어 출력단(out)으로는 초기의 데이타값과 동일한 ‘로직로우’전위레벨의 신호를 출력하게 된다.In other cases, assuming that a logic low signal is input to the data signal, and that the signals are normally stored in the memory cell arrays 21 and 23 without malfunction, the output signals of the two memory cell arrays 21 and 23 Since the logic low is the same, the output signal of the exclusive-noar gate X-NOR2 constituting the comparator 31 becomes 'logic high' as in the above case. However, since the output signal a of the memory cell array 21 is 'logic low', the pull-up control unit 32 generates a signal of 'logic low' and the pull-down control unit 33 generates a 'logic high'. Will output the signal of. As a result, the pull-up driving device MN3 is turned off and the pull-down driving device MN4 is turned on so that the signal of the logic low potential level equal to the initial data value is output to the output terminal. Will print
상기 동작으로 알 수 있듯이, 본 발명에 의한 3상태 출력 테스트장치는 데이타신호가 에러 발생없이 메모리 셀어레이에 저장된 경우에는 데이타값 자체를 그대로 출력단에 출력하게 된다.As can be seen from the above operation, the tri-state output test apparatus according to the present invention outputs the data value itself to the output terminal when the data signal is stored in the memory cell array without generating an error.
그런데, 상기 데이타신호가 어느 한 메모리 셀어레이에 잘못 라이트(write)되어 2개의 메모리 셀어레이(21, 23)에 저장된 데이타신호의 전위레벨이 서로 다를 경우에는, 비교부(31)의 출력단으로 익스클루시브-노아게이트(X-NOR2)의 출력 특성상 ‘로직로우’의 신호가 출력되기 때문에, 데이타 신호의 전위레벨에 상관없이 풀-업 및 풀-다운 제어부(32, 33)의 출력신호가 모두 ‘로직로우’가 되어, 상기 풀-업 및 풀-다운 구동소자(MN3, MN4)는 모두 턴-오프된다. 그래서, 출력단은 하이-임피던스(Hi-Z)상태가 된다.However, when the data signal is incorrectly written to one memory cell array and the potential levels of the data signals stored in the two memory cell arrays 21 and 23 are different from each other, the data signal is output to the output terminal of the comparator 31. Since the logic low signal is output due to the output characteristics of the exclusive-no-gate (X-NOR2), the output signals of the pull-up and pull-down control units 32 and 33 are both irrespective of the potential level of the data signal. It becomes 'logic low' so that the pull-up and pull-down driving elements MN3 and MN4 are both turned off. Thus, the output stage is in a high-impedance (Hi-Z) state.
일단, 출력단이 하이-임피던스(Hi-Z)상태가 되면, 상기 메모리 셀어레이(21, 23)에 정확한 데이타가 저장되었는지를 확인하여 에러 발생여부를 판단할 수 있게 된다.Once the output stage is in the high-impedance (Hi-Z) state, it is possible to determine whether an error has occurred by checking whether correct data is stored in the memory cell arrays 21 and 23.
또한, 병렬로 엑세스된 상기 메모리 셀어레이(21, 23)에 ‘로직하이’의 데이타를 라이트(write)하였으나 오동작으로 인해 두 메모리 셀어레이(21, 23) 모두에 ‘로직로우’의 데이타가 저장되었다면, 출력단으로 ‘로직로우’의 신호가 출력되어 이를 검출하여 페일(fail)처리할 수 있게 된다.In addition, even though the logic high data is written to the memory cell arrays 21 and 23 accessed in parallel, the logic low data is stored in both memory cell arrays 21 and 23 due to a malfunction. If so, a signal of 'logic low' is output to the output terminal, so that it can detect and fail.
본 발명은 출력신호 레벨을 3상태(‘H’,‘L’,‘Hi-Z’)로 만들어 출력하기 때문에, 종래에는 검출이 불가능했던 에러 - 두 메모리 셀어레이에 모두 잘못 저장된 데이타가 동일한 전위레벨을 갖을 경우, 테스트 모드시 패스(pass)처리되어 소자의 오동작 원인이 되었던 에러-의 검출이 가능해 진다.In the present invention, since the output signal level is output in three states ('H', 'L', and 'Hi-Z'), it is not possible to detect errors in the past. In the case of having a level, a pass in the test mode enables detection of an error that caused the device to malfunction.
이상에서 설명한 바와같이 본 발명에 따른 3상태 출력 테스트장치에 의하면, 에러검출 효과를 월등히 높일 수 있는 매우 뛰어난 효과가 있다.As described above, according to the tri-state output test apparatus according to the present invention, there is a very excellent effect that can significantly increase the error detection effect.
또한, 테스트시간을 테스트동작 모드시 줄어드는 무시 어드레스(don't care address)의 비트수 만큼 1/2배씩 감소시킬 수 있게되어 생산비용 절감을 실현할 수 있는 매우 뛰어난 효과가 있다.In addition, the test time can be reduced by 1/2 times as much as the number of bits of the don't care address, which is reduced in the test operation mode, and thus, the production cost can be reduced.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다. 예컨데, 본 발명의 실시예에서는 풀-업 구동소자를 N채널 모스 트랜지스터로 구성하였지만, 이를 로직조정을 통해 P채널 모스 트랜지스터로 구성할 수도 있다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look. For example, in the exemplary embodiment of the present invention, the pull-up driving device is configured as an N-channel MOS transistor, but it may be configured as a P-channel MOS transistor through logic adjustment.
Claims (6)
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| KR1019980024875A KR20000003615A (en) | 1998-06-29 | 1998-06-29 | Device for testing three-state-output |
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| KR1019980024875A KR20000003615A (en) | 1998-06-29 | 1998-06-29 | Device for testing three-state-output |
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