KR20000003055A - Nonvolatile memory device having improved floating gate coupling ratio and its fabricating method - Google Patents
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Abstract
Description
본 발명은 불휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 간단한 제조 방법에 의하여 게이트 커플링 비가 개선되고, 터널링이 발생되는 활성영역 표면이 평탄한 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory device and a method of manufacturing the same, and more particularly, to a nonvolatile memory device and a method of manufacturing the same, wherein the gate coupling ratio is improved by a simple manufacturing method and the surface of the active region where tunneling is generated is flat.
불휘발성 메모리 (nonvolatile memory), 예컨대 플래쉬 메모리 (flash memory)는 일반적으로, 플로우팅 게이트 (floating gate)와 컨트롤 게이트 (control gate)로 이루어진 게이트전극, 소오스, 및 드레인으로 구성된 하나의 트랜지스터가 하나의 메모리 셀을 구성한다. 여기서, 플로우팅 게이트는 데이타를 저장하는 역할을 하고, 플로팅 게이트 위에 층간절연층을 개재하여 형성된 컨트롤 게이트는 플로우팅 게이트를 제어하는 역할을 한다.Nonvolatile memory, such as flash memory, generally includes a transistor comprising a gate electrode, a source, and a drain, each consisting of a floating gate and a control gate. Configure memory cells. Here, the floating gate serves to store data, and the control gate formed through the interlayer insulating layer on the floating gate controls the floating gate.
도 1은 언급된 종래의 불휘발성 메모리 셀의 평면도로서, 도면 참조부호 "P1"은 필드 산화막 형성을 위한 마스크 패턴을, "P2"는 플로팅 게이트 형성을 위한 마스크 패턴을, "P3"은 컨트롤 게이트 형성을 위한 마스크 패턴을 각각 나타낸다.FIG. 1 is a plan view of a conventional nonvolatile memory cell as mentioned above, wherein reference numeral “P1” denotes a mask pattern for forming a field oxide film, “P2” denotes a mask pattern for forming a floating gate, and “P3” denotes a control gate. The mask pattern for formation is shown, respectively.
도 2a 및 도 2b는 상기 도 1의 2a-2a' 및 2b-2b'를 잘라본 단면도들이다.2A and 2B are cross-sectional views taken along line 2a-2a 'and 2b-2b' of FIG. 1.
도 2a 및 도 2b를 참조하면, 통상의 불휘발성 메모리 셀은 반도체 기판(10)표면에 게이트 절연막(30)이 형성되어 있으며, 그 위에 플로팅 게이트(40)가 형성되어 있다. 상기 플로팅 게이트(40)상에는 층간 절연막(50), 예를 들면 ONO(Oxide/Nitride/Oxide)막을 개재하여 그 위에 콘트롤 게이트(60)가 형성되어 있다. 플로팅 게이트(40)는 전기적으로 부유(float)되어 있으며, 그 주위는 필드 산화막(20)에 의하여 절연되어 있다. 따라서, 이웃한 필드 산화막(20) 사이의 게이트 절연막(30)을 통해 플로팅 게이트(40)로 전하가 주입되면 그 전하는 플로팅 게이트(40)에 반영구적으로 남게 된다.2A and 2B, in a conventional nonvolatile memory cell, a gate insulating film 30 is formed on a surface of a semiconductor substrate 10, and a floating gate 40 is formed thereon. The control gate 60 is formed on the floating gate 40 via an interlayer insulating film 50, for example, an ONO (Oxide / Nitride / Oxide) film. The floating gate 40 is electrically floating, and the surroundings thereof are insulated by the field oxide film 20. Therefore, when charge is injected into the floating gate 40 through the gate insulating film 30 between the adjacent field oxide film 20, the charge remains semi-permanently in the floating gate 40.
도 2a 및 도 2b에 도시된 바와 같은 일반적인 불휘발성 메모리 셀의 동작은, 컨트롤 게이트(60)의 전압을 제어하여 플로팅 게이트(40)의 전하량을 변화시킴으로써 이루어진다. 예를 들면, 플로우팅 게이트(40)로부터 소오스(도시되지 않음), 드레인(도시되지 않음) 및 벌크(채널)로 전자를 빼내어 셀의 문턱전압 (VTH)을 저하시키는 소거 (erase)동작, 소오스 전위보다 높은 게이트 전위를 이용하여 플로우팅 게이트에 전자를 주입(injection)시킴으로써 셀의 문턱전압을 증가시키는 프로그램 (program)동작 및 셀의 소거 상태와 프로그램 상태를 판독하는 읽기 (read)동작 등이 있다.The operation of a general nonvolatile memory cell as shown in FIGS. 2A and 2B is achieved by controlling the voltage of the control gate 60 to change the amount of charge in the floating gate 40. For example, an erase operation that draws electrons from the floating gate 40 to a source (not shown), drain (not shown), and bulk (channel) to lower the cell's threshold voltage (V TH ), A program operation that increases the threshold voltage of the cell by injecting electrons into the floating gate using a gate potential higher than the source potential, and a read operation that reads the erase state and the program state of the cell. have.
이와 같은 불휘발성 메모리 셀의 동작에 있어서, 컨트롤 게이트(60)에 인가되는 전압을 결정하는 중요한 변수로서 플로팅 게이트의 커플링 비(coupleing ratio)를 들 수 있다. 플로팅 게이트의 커플링 비는, 컨트롤 게이트에 인가되는 전압에 대해 플로팅 게이트에 유기되는 전압 의존도를 나타내며, 그 값이 클수록, 낮은 컨트롤 게이트 전압에 의해 유기되는 플로팅 게이트 전압이 커져 프로그램 효율이 향상됨을 의미한다. 즉, 플로팅 게이트의 커플링 비가 크게 되면, 컨트롤 게이트에 인가되는 승압 전압(pumping voltage)을 낮추더라도 프로그램을 위한 충분한 전압이 플로팅 게이트에 인가될 수 있으므로, 승압 전압 레벨이 감소된다. 승압 전압 레벨의 감소에 따라 개별 트랜지스터가 견뎌야 하는 내압이 감소되며, 불휘발성 메모리 장치의 신뢰성이 개선된다. 따라서, 플로팅 게이트의 커플링 비는 가능한한 크게 하는 것이 바람직하며 이에 대한 연구가 진행되고 있다.In the operation of such a nonvolatile memory cell, the coupling ratio of the floating gate is an important parameter for determining the voltage applied to the control gate 60. The coupling ratio of the floating gate represents the voltage dependence induced on the floating gate with respect to the voltage applied to the control gate, and the larger the value, the larger the floating gate voltage induced by the lower control gate voltage is, thereby improving the program efficiency. do. That is, when the coupling ratio of the floating gate is large, even if the boosting voltage applied to the control gate is lowered, sufficient voltage for the program can be applied to the floating gate, thereby reducing the boosted voltage level. Reducing the boost voltage level reduces the breakdown voltage that an individual transistor must withstand and improves the reliability of the nonvolatile memory device. Therefore, it is desirable to make the coupling ratio of the floating gate as large as possible, and studies on this have been conducted.
플로팅 게이트의 커플링 비는 일반적으로, 컨트롤 게이트-층간절연막-플로팅 게이트에 의해 발생되는 커패시턴스와, 플로팅 게이트-게이트 절연막-채널에 의해 발생되는 커패시턴스에 의해 결정되며, 층간절연막에 의한 커패시턴스에는 비례하고, 게이트 절연막에 의한 커패시턴스에는 반비례하는 것으로 알려져 있다.The coupling ratio of the floating gate is generally determined by the capacitance generated by the control gate-interlayer insulating film-floating gate and the capacitance generated by the floating gate-gate insulating film-channel, and is proportional to the capacitance by the interlayer insulating film. It is known that it is inversely proportional to the capacitance caused by the gate insulating film.
플로팅 게이트 커플링 비를 증가시키기 위해, 층간절연막의 두께를 감소시키거나, 게이트 절연막의 두께를 증가시키는 방법에 대해 연구된 바 있으나, 층간절연막 두께 감소는 불휘발성 소자의 데이터 보유(retention), 프로그램 동작 및 소거 동작시 층간절연막의 절연 파괴를 유발할 수 있으며, 게이트 절연막의 두께 증가는 프로그램 동작 또는 소거 동작의 효율을 저하시킬 우려가 있다.In order to increase the floating gate coupling ratio, a method of reducing the thickness of the interlayer insulating film or increasing the thickness of the gate insulating film has been studied. However, reducing the thickness of the interlayer insulating film is a data retention, a program of a nonvolatile device. The insulation breakdown of the interlayer insulating film may be caused during the operation and the erase operation, and the increase in the thickness of the gate insulating film may reduce the efficiency of the program operation or the erase operation.
이와 더불어, 종래의 기술에 따르면, 소자의 고집적화가 진행됨에 따른 활성영역 표면 굴곡에 의해 불휘발성 소자의 신뢰성이 저하되는 문제가 발생될 수 있다. 예를 들면, 국부적 산화(LOCal Oxidation of Silicon) 공정으로 필드 산화막을 형성할 경우, 활성영역으로 침투되는 버즈 빅(bird's beak)으로 인해 활성영역 표면이 평탄하지 않게 되고, 이로 인해 플로팅 게이트와 채널 사이의 커패시턴스가 일정하지 않게 된다. 이러한 커패시턴스의 변화는 소자가 고집적화될수록 더욱 심각하게 나타나며, 불휘발성 메모리 장치의 신뢰성을 저하시키는 요인이 된다.In addition, according to the related art, a problem may occur in that the reliability of the nonvolatile device is deteriorated by the surface bending of the active region as the device is highly integrated. For example, when a field oxide film is formed by a local oxidation (LOCal Oxidation of Silicon) process, the surface of the active region becomes uneven due to bird's beak penetrating into the active region, resulting in a gap between the floating gate and the channel. The capacitance of is not constant. This change in capacitance is more severe as the device is highly integrated, which is a factor that reduces the reliability of the nonvolatile memory device.
따라서, 본 발명의 과제는 플로팅 게이트의 커플링 비가 향상된 불휘발성 메모리 장치를 제공하는 것이다.Accordingly, an object of the present invention is to provide a nonvolatile memory device having an improved coupling ratio of a floating gate.
본 발명의 다른 과제는 플로팅 게이트와 채널 사이의 커패시턴스가 일정하게 유지되도록 활성영역 표면이 평탄한 불휘발성 메모리 장치를 제공하는 것이다.Another object of the present invention is to provide a nonvolatile memory device having a flat surface of an active region so that the capacitance between the floating gate and the channel is kept constant.
본 발명의 또 다른 과제는 상기 불휘발성 메모리 장치 제조에 적합한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the nonvolatile memory device.
도 1은 종래의 불휘발성 메모리 셀의 평면도이다.1 is a plan view of a conventional nonvolatile memory cell.
도 2a 및 도 2b는 상기 도 1의 2a-2a' 및 2b-2b'를 잘라본 단면도들이다.2A and 2B are cross-sectional views taken along line 2a-2a 'and 2b-2b' of FIG. 1.
도 3은 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 주요 부분의 평면도이다.3 is a plan view of a main part of a nonvolatile memory device according to a preferred embodiment of the present invention.
도 4a 및 도 4b는 상기 도 3의 4a-4a' 및 4b-4b'를 잘라본 단면도들이다.4A and 4B are cross-sectional views illustrating 4a-4a 'and 4b-4b' of FIG. 3.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.5 through 9 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a preferred embodiment of the present invention, according to a process sequence.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100 : 반도체 기판, 120 : 필드 산화막100: semiconductor substrate, 120: field oxide film
130a 및 130b : 게이트 절연막, 150 : 플로팅 게이트130a and 130b: gate insulating film, 150: floating gate
160 : 층간 절연막, 170 : 컨트롤 게이트160: interlayer insulating film, 170: control gate
상기 과제 및 다른 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치는, 활성영역과 소자분리영역으로 구분된 반도체 기판과, 소자분리영역 내의 반도체 기판 일 표면에 반복적으로 형성된 필드 산화막과, 활성영역 내의 반도체 기판 표면에 형성되고, 소정 영역 내에서 연속적으로 형성되며, 활성영역의 중심부와 가장자리부에서 서로 다른 두께를 갖는 게이트 절연막과, 상기 게이트 절연막의 상면으로부터 그 이웃한 필드 산화막의 일부 영역까지 연장되는 플로팅 게이트, 상기 플로팅 게이트 및 이웃한 플로팅 게이트 사이의 필드 산화막 상에 형성된 층간 절연막 및 상기 층간절연막 상에 형성되고, 상기 플로팅 게이트를 제어하는 컨트롤 게이트를 구비한다.In accordance with another aspect of the present invention, a nonvolatile memory device includes a semiconductor substrate divided into an active region and an isolation region, a field oxide film repeatedly formed on one surface of the semiconductor substrate in the isolation region, and an active region A gate insulating film formed on the surface of the semiconductor substrate within the semiconductor substrate and continuously formed in a predetermined region and extending from a top surface of the gate insulating film to a partial region of the adjacent field oxide film, the gate insulating film having a different thickness at the center and the edge of the active region; And an interlayer insulating film formed on the field oxide film between the floating gate and the adjacent floating gate, and a control gate formed on the interlayer insulating film and controlling the floating gate.
상기 게이트 절연막은 활성영역 중심부에서는 전자의 터널링이 발생될 수 있는 두께로, 활성영역 가장자리부에서는 전자의 터널링이 발생되지 않을 정도로 두께로 형성되며, 상기 게이트 절연막은 50Å∼1000Å의 두께로 형성된다.The gate insulating layer is formed to have a thickness such that tunneling of electrons can occur in the center of the active region, and is thick enough to prevent tunneling of electrons at the edge of the active region, and the gate insulating layer is formed to have a thickness of 50 kPa to 1000 kPa.
상기 소자분리막이 국부적 산화(LOCOS) 공정에 의해 형성될 경우, 상기 활성영역의 가장자리부는 상기 소자분리막의 버즈 빅영역을 포함한다.When the device isolation layer is formed by a local oxidation (LOCOS) process, an edge portion of the active region includes a buzz big region of the device isolation layer.
상기 게이트 절연막은 또한, 복수개의 메모리 셀이 직렬로 연결되어 구성되는 스트링 내에서 연속적으로 형성되며, 상기 게이트 절연막은 산화막 또는 산질화막(oxynitride)로 구성된다.The gate insulating film is also formed continuously in a string formed by connecting a plurality of memory cells in series, and the gate insulating film is composed of an oxide film or an oxynitride.
상기 또 다른 과제를 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 제조방법은, 활성 영역과 소자분리 영역으로 구분된 반도체 기판에 절연막을 형성한 다음, 소자분리막 표면에 한정되도록 물질층 패턴을 형성하고, 상기 물질층 패턴의 측벽에 소정 폭을 갖는 스페이서를 형성하여, 소자분리막과 인접한 활성영역의 가장자리부는 가리고 중심부는 노출시킨다. 상기 스페이서를 식각마스크로 사용하고, 활성영역 중심부에 위치한 상기 절연막을 식각하고, 상기 스페이서와 물질층 패턴을 제거한다. 계속해서, 활성영역의 중심부와 가장자리부가 서로 다른 두께를 갖는 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 플로팅 게이트, 층간절연층 및 컨트롤 게이트를 구비하는 게이트 패턴을 형성한다.In accordance with another aspect of the present invention, a method of manufacturing a nonvolatile memory device includes forming an insulating film on a semiconductor substrate divided into an active region and an isolation region, and then forming a material layer pattern to be limited to a surface of the isolation layer. In addition, a spacer having a predetermined width is formed on sidewalls of the material layer pattern so that an edge portion of the active region adjacent to the isolation layer is covered and the center portion is exposed. The spacer is used as an etch mask, the insulating layer positioned at the center of the active region is etched, and the spacer and the material layer pattern are removed. Subsequently, a gate insulating film having a different thickness from the center and the edge of the active region is formed, and a gate pattern including a floating gate, an interlayer insulating layer, and a control gate is formed on the gate insulating film.
여기에서, 중심부 절연막 제거 방법은, 표면의 피팅(pitting)을 고려하여 건식 및 습식 식각을 이용할 수 있다.Here, the method of removing the central insulating film may use dry and wet etching in consideration of the pitting of the surface.
상기 절연막은 열산화 공정으로 형성하고, 상기 물질층 패턴과 스페이서는, 실리콘질화물로 형성한다.The insulating layer is formed by a thermal oxidation process, and the material layer pattern and the spacer are formed of silicon nitride.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치에서는 활성영역 내에서 게이트 산화막의 두께를 서로 다르게 형성한다. 즉, 필드 산화막과 인접한 활성영역의 가장자리부에는 터널링이 발생되지 않을 정도로 두껍게 형성하고, 중심부에는 터널링이 발생될 수 있는 두께로 형성한다.As described above, in the nonvolatile memory device according to the preferred embodiment of the present invention, the thickness of the gate oxide layer is formed differently in the active region. That is, the edge portion of the active region adjacent to the field oxide film is formed to be thick enough so that tunneling does not occur, and the center portion is formed to have a thickness such that tunneling can occur.
그 결과 본 발명에 의하면, 단순한 공정에 의하여 터널링이 발생되는 터널링 산화막의 면적을 감소시켜 플로팅 게이트의 커플링 비를 증가시킬 수 있으며, 터널링이 발생되는 활성영역 표면을 평탄하게 유지할 수 있으므로, 불휘발성 메모리 장치의 신뢰성을 향상시킬 수 있다.As a result, according to the present invention, the coupling ratio of the floating gate can be increased by reducing the area of the tunneling oxide film in which tunneling is generated by a simple process, and the surface of the active region in which tunneling is generated can be kept flat, thereby making it nonvolatile. It is possible to improve the reliability of the memory device.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록함과 동시에, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하에서 개시되는 실시예에서 어느 한 막이 다른 막 또는 기판위에 존재하는 것으로 지칭될 때, 다른 막 또는 기판 바로 위에 있을 수도 있고, 층간막이 존재할 수도 있음을 밝혀둔다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be embodied in various forms, and only the embodiments of the present invention may be completed by the present invention to those skilled in the art. It is provided to fully inform the category. In the embodiments disclosed below, when either film is referred to as being on another film or substrate, it is noted that it may be directly over the other film or substrate and an interlayer film may be present.
도 3은 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 주요 부분의 평면도로서, 도면 참조부호 "M1"은 활성영역과 소자분리영역 한정을 위한 마스크 패턴을, "M3"은 플로팅 게이트 형성을 위한 마스크 패턴을, "M4"는 컨트롤 게이트 형성을 위한 마스크 패턴을 각각 나타내며, "M2"는 터널링이 발생되는 게이트 절연막이 형성되는 영역을 도시한 것이다.3 is a plan view of a main part of a nonvolatile memory device according to an exemplary embodiment of the present invention, in which reference numeral “M1” denotes a mask pattern for defining an active region and an isolation region, and “M3” denotes a floating gate formation. For example, "M4" shows a mask pattern for forming a control gate, and "M2" shows a region where a gate insulating film for tunneling is formed.
도 3의 마스크 패턴들에 따르면, 터널링이 발생되는 게이트 절연막은, 마스크 패턴 M3 및 M4에 의해 형성되는 플로팅 게이트 및 컨트롤 게이트와는 교차되도록, 마스크 패턴 M1에 의해 형성되는 필드 산화막과는 평행하도록 형성된다. 터널링이 발생되는 게이트 절연막은 또한, NAND 형 불휘발성 소자의 경우를 예로 들면, 복수개의 셀 트랜지스터가 직렬로 연결된 하나의 스트링 내에서 연속적으로 형성된다.According to the mask patterns of FIG. 3, the gate insulating film in which the tunneling is generated is formed to be parallel to the field oxide film formed by the mask pattern M1 so as to intersect the floating gate and the control gate formed by the mask patterns M3 and M4. do. The gate insulating film in which tunneling is generated is also continuously formed in one string in which a plurality of cell transistors are connected in series, for example in the case of a NAND type nonvolatile device.
도 4a 및 도 4b는 상기 도 3의 4a-4a' 및 4b-4b'를 잘라본 단면도들이다.4A and 4B are cross-sectional views illustrating 4a-4a 'and 4b-4b' of FIG. 3.
도 4a 및 도 4b를 참조하면, 도면 참조부호 "100"은 제1 도전형 예컨대, P형의 반도체기판을, "120"은 반도체기판을 활성영역과 소자분리영역으로 구분하기 위한 필드 산화막을, "130a 및 130b"는 게이트 절연막을, "150"은 플로팅 게이트를, "160"은 층간 절연막을, "170"은 컨트롤 게이트를 각각 나타낸다.4A and 4B, reference numeral 100 denotes a first oxide type, for example, P-type semiconductor substrate, and 120 denotes a field oxide film for dividing the semiconductor substrate into an active region and an isolation region. "130a and 130b" represent a gate insulating film, "150" a floating gate, "160" an interlayer insulating film, and "170" a control gate, respectively.
상기 단면도에 의하면, 반도체기판(100) 상에, 전자를 주입할 수 있는 플로팅 게이트(150)와, 소정 두께의 층간절연막(160)을 사이에 두고 컨트롤 게이트(170)가 순차적으로 적층되어 있다. 상기 플로팅 게이트(150)와 반도체 기판(100) 사이에는 게이트 절연막(130a 및 130b)이 형성되어 있다.According to the cross-sectional view, the control gate 170 is sequentially stacked on the semiconductor substrate 100 with the floating gate 150 through which electrons can be injected and the interlayer insulating film 160 having a predetermined thickness interposed therebetween. Gate insulating layers 130a and 130b are formed between the floating gate 150 and the semiconductor substrate 100.
상기 층간 절연막(160)은 예를 들어 산화막/ 질화막/ 산화막으로 적층된 ONO 구조로, 상기 게이트 절연막(130a 및 130b)은 산화막 또는 산질화막(oxynitride)으로 구성될 수 있으며, 상기 플로팅 게이트(150)와 컨트롤 게이트(170)는 일반적인 경우와 마찬가지로 불순물이 도우프된 폴리실리콘으로 구성될 수 있다.The interlayer insulating layer 160 may be, for example, an ONO structure stacked with an oxide film, a nitride film, and an oxide film, and the gate insulating films 130a and 130b may be formed of an oxide film or an oxynitride film, and the floating gate 150 may be formed. The control gate 170 may be formed of polysilicon doped with impurities as in the general case.
상기 게이트 절연막(130a 및 130b) 예컨대, 열산화 공정으로 형성될 수 있으며, 플로팅 게이트(150) 하부 뿐만 아니라 이웃한 플로팅 게이트(150) 사이에도 형성된다. 즉, 본 발명의 실시예에 따른 게이트 절연막(130a 및 130b)은 하나의 스트링을 이루는 활성영역(110) 내에서 필드 산화막(120)과 평행하도록 형성되어 있으며, 도 3의 평면도에 도시된 바와 같이, 연속적으로 형성되어 있다.The gate insulating layers 130a and 130b may be formed by, for example, a thermal oxidation process, and may be formed not only below the floating gate 150 but also between adjacent floating gates 150. That is, the gate insulating layers 130a and 130b according to the embodiment of the present invention are formed to be parallel to the field oxide layer 120 in the active region 110 forming one string, as shown in the plan view of FIG. 3. It is formed continuously.
본 발명의 바람직한 실시예에 따른 게이트 절연막(130a 및 130b)은 또한, 활성영역 중심부(130a)와 가장자리부(130b)에서 서로 다른 두께로 형성된다. 활성영역 중심부에서의 게이트 절연막(130a)은 전자의 터널링이 발생될 수 있는 두께, 예컨대 40Å∼100Å 정도의 두께로 형성되며, 활성영역 가장자리부에서의 게이트 절연막(130b)은 전자의 터널링이 발생되지 않을 정도로 두껍게, 예컨대 150Å∼1000Å 정도의 두께로 형성된다. 따라서, 본 발명에 따른 불휘발성 소자에 있어서 터널링이 발생되는 게이트 절연막은 중심부에 위치한 게이트 절연막(130a)으로 한정된다. 편의상 이하의 설명에서는 중심부에 위치하여 터널링이 발생되는 게이트 절연막(130a)을 터널링 산화막으로 칭하기로 한다.The gate insulating layers 130a and 130b according to the preferred embodiment of the present invention are also formed in different thicknesses at the center portion 130a and the edge portion 130b of the active region. The gate insulating layer 130a at the center of the active region is formed to have a thickness at which electron tunneling can occur, for example, a thickness of about 40 GPa to 100 GPa. The gate insulating film 130b at the edge of the active region does not generate electron tunneling. It is formed so thick that it is not thick, for example, about 150-1000 mm thick. Therefore, in the nonvolatile device according to the present invention, the gate insulating film in which tunneling is generated is limited to the gate insulating film 130a positioned at the center thereof. For convenience, in the following description, the gate insulating layer 130a positioned at the center and generating tunneling will be referred to as a tunneling oxide film.
일반적으로 불휘발성 소자에 있어서 플로팅 게이트의 커플링 비(γ)는 아래의 수학식 1로 나타난다.In general, in the nonvolatile device, the coupling ratio γ of the floating gate is represented by Equation 1 below.
식중, γ는 플로팅 게이트의 커플링 비를, Cono는 층간절연막에 의한 커패시턴스를, Ctun은 터널링 커패시턴스를 나타내는 것으로서 각각은 다음과 같이 표현될 수 있다.In the formula, γ denotes the coupling ratio of the floating gate, Cono denotes the capacitance due to the interlayer insulating film, and Ctun denotes the tunneling capacitance, each of which can be expressed as follows.
Cono = (εox / Tono)×AonoCono = (εox / Tono) × Aono
Ctun = (εox / Ttun)×AtunCtun = (εox / Ttun) × Atun
여기서, εox는 층간 절연막(160) 및 터널링 산화막(130a)의 유전율을, Tono 및 Ttun은 각각 층간 절연막(160) 및 터널링 산화막(130a)의 두께를, Aono 및 Atun은 각각 층간 절연막(160) 및 터널링 산화막(130a)의 면적을 나타낸다.Where εox is the dielectric constant of the interlayer insulating film 160 and the tunneling oxide film 130a, Tono and Ttun are the thicknesses of the interlayer insulating film 160 and the tunneling oxide film 130a, respectively, and Aono and Atun are the interlayer insulating film 160 and The area of the tunneling oxide film 130a is shown.
상기 수학식 1에 따르면, 플로팅 게이트의 커플링 비(γ)는 터널링 산화막(130a)의 두께와 면적의 함수로 표시되는 터널링 커패시턴스(Ctun)에 의해 영향을 받음을 알 수 있다. 즉, 터널링 산화막의 면적(Atun)이 작을수록 터널링 커패시턴스(Ctun)는 줄어들게 되고 플로팅 게이트의 커플링 비(γ)는 증가하게 된다.According to Equation 1, it can be seen that the coupling ratio γ of the floating gate is affected by the tunneling capacitance Ctun expressed as a function of the thickness and area of the tunneling oxide film 130a. That is, as the area Atun of the tunneling oxide film is smaller, the tunneling capacitance Ctun is decreased and the coupling ratio γ of the floating gate is increased.
도 3 내지 도 4b에 도시된 바와 같이 구성된 불휘발성 메모리 장치에서는, 활성영역 중에서 실제 터널링이 발생되는 영역 즉, 터널링 커패시턴스(Ctun)에 영향을 미치는 영역이 터널링 산화막(130a)으로 한정된다. 따라서, 터널링 산화막의 면적이 종래에 비해 줄어들게 되므로, 플로팅 게이트의 커플링 비(γ)에 직접적으로 영향을 미치는 터널링 커패시턴스(Ctun)를 감소시키는 효과를 얻을 수 있다. 즉 본 발명에 따르면, 터널링 커패시턴스(Ctun)가 감소되어 플로팅 게이트의 커플링 비(γ)는 증가된다.In the nonvolatile memory device configured as shown in FIGS. 3 to 4B, the tunneling oxide layer 130a is limited to a region where actual tunneling occurs, that is, an area that affects the tunneling capacitance Ctun. Therefore, since the area of the tunneling oxide film is reduced compared with the prior art, it is possible to obtain an effect of reducing the tunneling capacitance (Ctun) that directly affects the coupling ratio (γ) of the floating gate. That is, according to the present invention, the tunneling capacitance (Ctun) is reduced to increase the coupling ratio (γ) of the floating gate.
또한 본 발명에 따르면, 터널링 산화막(130a) 양측에 형성되고 버즈 빅을 포함하는 게이트 산화막(130b)은, 실제 터널링 동작시 배제된다. 즉, 활성영역 가장자리부에 위치한 게이트 산화막(130b)을 통해서는 터널링이 발생되지 않으므로, 버즈 빅으로 인해 플로팅 게이트(150)와 채널 사이의 커패시턴스가 일정하지 않던 종래의 문제점이 해결된다. 따라서, 터널링이 발생되는 활성영역의 표면이 평탄한 효과를 얻을 수 있다.According to the present invention, the gate oxide film 130b formed on both sides of the tunneling oxide film 130a and including the buzz big is excluded during the actual tunneling operation. That is, since tunneling does not occur through the gate oxide layer 130b positioned at the edge of the active region, the conventional problem that the capacitance between the floating gate 150 and the channel is not constant due to buzz big is solved. Therefore, the surface of the active region where tunneling is generated can be obtained with a flat effect.
한편, 도 4b에 있어서 필드 산화막(120) 표면이 식각된 것은 컨트롤 게이트(170), 층간 절연막(160) 및 플로팅 게이트(150) 식각시 발생된다.Meanwhile, in FIG. 4B, the surface of the field oxide layer 120 is etched when the control gate 170, the interlayer insulating layer 160, and the floating gate 150 are etched.
도 5 내지 도 9는 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.5 through 9 are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device in accordance with a preferred embodiment of the present invention, according to a process sequence.
도 5를 참조하면, 제1 도전형의 반도체 기판(100), 예컨대 P형의 실리콘 기판 표면에, 예컨대 국부적 산화(LOCOS) 공정에 의하여 필드 산화막(120)을 형성함으로써, 활성 영역과 소자분리 영역을 한정한다. 이 후, 절연막, 예를 들면 열산화 공정에 의하여 얻어지는 제1 산화막(125)을 약 500Å의 두께 이하로 형성한다. 상기 제1 산화막(125)은 이후 진행되는 식각공정 등으로 인해 활성영역 표면이 손상되는 것을 방지하기 위해 형성된다.Referring to FIG. 5, a field oxide film 120 is formed on a surface of a first conductive semiconductor substrate 100, for example, a P-type silicon substrate, for example, by a local oxidation (LOCOS) process, thereby forming an active region and an isolation region. To qualify. Thereafter, an insulating film, for example, the first oxide film 125 obtained by the thermal oxidation process is formed to a thickness of about 500 kPa or less. The first oxide layer 125 is formed to prevent damage to the surface of the active region due to an etching process which is performed later.
도 6을 참조하면, 제1 산화막(125)이 형성된 결과물 상에 절연물, 예컨대 실리콘 질화물을 증착한 다음 패터닝하여, 필드 산화막(120) 상에 한정되는 절연막 패턴(127)을 형성한다.Referring to FIG. 6, an insulating material, for example, silicon nitride, is deposited on the resultant on which the first oxide film 125 is formed, and then patterned to form an insulating film pattern 127 defined on the field oxide film 120.
도 7을 참조하면, 절연막 패턴(127)이 형성된 상기 결과물 상에 예컨대, 열산화 공정에 의해 얻어지는 제2 산화막(129)을 약 300Å∼500Å의 두께로 형성하고, 결과물 전면에, 절연물 예컨대, 실리콘 질화물을 증착한 다음 이방성식각하여 상기 절연막 패턴(127)의 측벽에 스페이서(140)를 형성한다. 이후, 상기 스페이서(140)를 마스크로 사용하여 활성영역 표면에 형성된 상기 제2 산화막(130)의 일부가 잔류하도록 식각한다. 따라서, 제2 산화막(129)은 스페이서(140) 아래에 위치한 활성영역 가장자리부에서보다 활성영역 중심부에서 더 얇게 남는다.Referring to FIG. 7, a second oxide film 129 obtained by, for example, a thermal oxidation process is formed on the resultant formed with the insulating film pattern 127 to a thickness of about 300 kPa to 500 kPa, and an insulating material such as silicon is formed on the entire surface of the resultant. The nitride is deposited and then anisotropically etched to form spacers 140 on sidewalls of the insulating film pattern 127. Thereafter, the spacer 140 is used as a mask to etch a portion of the second oxide layer 130 formed on the surface of the active region. Accordingly, the second oxide layer 129 remains thinner at the center of the active region than at the edge of the active region positioned below the spacer 140.
활성영역 양쪽 가장자리부에 형성된 상기 스페이서(140)는, 터널링이 발생되는 활성영역의 면적 즉, 터널링 산화막의 면적을 감소시키는 역할을 한다. 즉, 활성영역 면적을 결정하는 일방향의 폭이, 스페이서 폭 × 2 만큼 줄어들게 되므로 터널링 산화막의 면적이 감소된다.The spacers 140 formed at both edges of the active region reduce the area of the active region where tunneling occurs, that is, the area of the tunneling oxide layer. That is, since the width in one direction for determining the active area area is reduced by the spacer width x 2, the area of the tunneling oxide film is reduced.
뿐만 아니라, 상기 스페이서(140)는 터널링이 발생되는 활성영역의 표면을 평탄화시키는 역할을 한다. 즉, 국부적 산화공정에 의해 형성된 필드 산화막의 버즈 빅이 가려질 정도로 스페이서(140)를 형성하는 것에 의해 버즈 빅은 터널링 산화막에서 제외되고, 불휘발성 메모리 장치의 프로그램 동작이나 소거 동작에서의 전자 터널링에 영향을 미치지 않게 되므로 활성영역의 표면이 평탄한 효과를 얻을 수 있다.In addition, the spacer 140 serves to planarize the surface of the active region where tunneling occurs. That is, by forming the spacer 140 to such an extent that the buzz big of the field oxide film formed by the local oxidation process is masked, the buzz big is removed from the tunneling oxide film, and is used for electron tunneling in the program operation or the erase operation of the nonvolatile memory device. Since there is no effect, the surface of the active region can be obtained with a flat effect.
본 실시예에서는 도 6에 도시된 제1 산화막(125)이 제거되지 않은 상태에서 상기 제2 산화막(129)이 형성되었으나, 이와 달리 제1 산화막(125)을 완전히 제거한 후에 제2 산화막(129)을 형성하여도 무방하다.In the present exemplary embodiment, the second oxide film 129 is formed in a state where the first oxide film 125 shown in FIG. 6 is not removed. However, the second oxide film 129 is completely removed after the first oxide film 125 is completely removed. It may be formed.
도 8을 참조하면, 상기 질화막 패턴(127) 및 스페이서(140)를 통상의 방법으로 제거한 다음, 상기 활성영역 중심부 즉, 터널링이 발생될 부분에 위치한 반도체 기판(100) 표면이 노출될때까지 상기 제2 산화막(129)을 식각한다. 이 후, 활성영역 표면에, 예컨대 열산화 공정에 의해 얻어지는 게이트 절연막(130a 및 130b)을 형성한 다음, 도전물 예컨대 불순물이 도우프된 폴리실리콘을 증착하고 이를 일방향으로 패터닝함으로써 불휘발성 메모리 장치의 플로팅 게이트(150)를 형성한다.Referring to FIG. 8, the nitride layer pattern 127 and the spacer 140 are removed in a conventional manner, and then the semiconductor substrate 100 positioned at the center of the active region, that is, the portion where the tunneling is to be generated, is exposed. The oxide film 129 is etched. Thereafter, gate insulating films 130a and 130b obtained by, for example, a thermal oxidation process are formed on the surface of the active region, and then a conductive material such as polysilicon doped with impurities is deposited and patterned in one direction. The floating gate 150 is formed.
상기 제2 산화막(129)의 식각에 의해, 터널링이 발생될 활성영역 중심부에는 제2 산화막이 존재하지 않고, 스페이서가 위치하던 활성영역 가장자리부에만 제2 산화막이 소정의 두께로 존재하게 된다. 이 상태에서 게이트 절연막을 형성하게 되면 활성영역 중심부와 가장자리부에서 형성되는 게이트 절연막의 두께가 서로 다르게 된다.By etching the second oxide layer 129, the second oxide layer does not exist in the center of the active region where tunneling is to be generated, and the second oxide layer exists in a predetermined thickness only at the edge of the active region where the spacer is located. When the gate insulating film is formed in this state, the thickness of the gate insulating film formed at the center and the edge of the active region is different.
활성영역 중심부에서의 게이트 절연막(130a)은 불휘발성 메모리 장치의 프로그램 및 소거 동작시 전자의 터널링이 발생될 수 있을 정도의 두께, 예컨대 50Å∼100Å의 두께로, 가장자리부에서의 게이트 절연막 두께는 터널링이 발생되지 않을 정도로 두껍게 예컨대 150Å∼1000Å의 두께로 형성하는 것이 바람직하다.The gate insulating layer 130a at the center of the active region is thick enough to generate electron tunneling during programming and erasing operation of the nonvolatile memory device, for example, 50 μs to 100 μs, and the thickness of the gate insulating layer at the edge portion is tunneling. It is preferable to form it so thick that it does not generate | occur | produce it, for example in thickness of 150 micrometers-1000 micrometers.
본 실시예에서는 스페이서(140)를 식각마스크로 이용한 식각공정에서 활성영역 중심부에 위치한 제2 산화막(130) 일부를 잔류시키고, 스페이서(140) 제거 후 완전히 제거하는 것으로 설명하였으나, 상기 스페이서(140) 제거 전, 스페이서(140)를 마스크로 사용한 건식식각공정만으로 또는 건식식각공정과 습식식각공정을 병행하여 활성영역 중심부에 위치한 상기 제2 산화막(130)을 완전히 제거할 수도 있다.In the present exemplary embodiment, a portion of the second oxide layer 130 located at the center of the active region is left in the etching process using the spacer 140 as an etching mask, and the spacer 140 is completely removed after the spacer 140 is removed. Before the removal, the second oxide layer 130 positioned at the center of the active region may be completely removed using only a dry etching process using the spacer 140 as a mask or a combination of a dry etching process and a wet etching process.
도 9를 참조하면, 플로팅 게이트(150)가 형성된 상기 결과물 전면에 예를 들면, 산화막/질화막/산화막을 차례로 적층하여 ONO 구조의 층간 절연막(160)을 형성한다. 층간 절연막(160)이 형성된 결과물 전면에, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 다음 패터닝하여 컨트롤 게이트(170)을 형성한다. 상기 컨트롤 게이트(170) 패터닝시, 워드라인 방향의 층간절연막 및 플로팅 게이트도 동시에 패터닝된다.Referring to FIG. 9, for example, an oxide film / nitride film / oxide film is sequentially stacked on the entire surface of the resultant product in which the floating gate 150 is formed to form an interlayer insulating film 160 having an ONO structure. The control gate 170 is formed by depositing and patterning polysilicon doped with impurities, for example, on the entire surface of the resultant layer on which the interlayer insulating layer 160 is formed. When the control gate 170 is patterned, the interlayer insulating film and the floating gate in the word line direction are also patterned at the same time.
이후의 공정은 통상의 공정을 따른다.The subsequent process follows the usual process.
상기한 바와 같이, 본 발명의 바람직한 실시예에 따른 불휘발성 메모리 장치에서는 활성영역 내에서 게이트 산화막의 두께를 서로 다르게 형성한다. 즉, 필드 산화막과 인접한 활성영역의 가장자리부에는 터널링이 발생되지 않을 정도로 두껍게 형성하고, 중심부에는 터널링이 발생될 수 있는 두께로 형성한다. 따라서, 터널링 산화막의 면적이 종래에 비해 줄어들게 되므로, 터널링 커패시턴스가 감소되어 플로팅 게이트의 커플링 비가 증가된다. 그 결과, 컨트롤 게이트에 낮은 전압을 인가하는 것이 가능하게 되어, 개별 트랜지스터가 견뎌야 하는 내압이 감소되며, 불휘발성 메모리 장치의 신뢰성이 개선된다.As described above, in the nonvolatile memory device according to the preferred embodiment of the present invention, the thickness of the gate oxide layer is formed differently in the active region. That is, the edge portion of the active region adjacent to the field oxide film is formed to be thick enough so that tunneling does not occur, and the center portion is formed to have a thickness such that tunneling can occur. Therefore, since the area of the tunneling oxide film is reduced as compared with the related art, the tunneling capacitance is reduced and the coupling ratio of the floating gate is increased. As a result, it is possible to apply a low voltage to the control gate, thereby reducing the breakdown voltage that the individual transistors have to withstand and improving the reliability of the nonvolatile memory device.
또한, 터널링 산화막 양측에 버즈 빅을 포함하는 게이트 산화막이 실제 터널링 동작시 배제되므로, 버즈 빅으로 인해 플로팅 게이트와 채널 사이의 커패시턴스가 일정하지 않던 종래와 달리, 터널링이 발생되는 활성영역의 표면이 평탄한 효과를 얻을 수 있다.In addition, since the gate oxide film including the buzz big on both sides of the tunneling oxide film is excluded during the actual tunneling operation, the surface of the active region in which the tunneling occurs is flat, unlike the conventional case in which the capacitance between the floating gate and the channel is not constant due to the buzz big. The effect can be obtained.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.The present invention has been described in detail with reference to specific embodiments, but the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the scope of the technical idea of the present invention. It is possible.
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| Country | Link |
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| KR (1) | KR20000003055A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680456B1 (en) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | Flash memory device and Method for fabricating the same |
| KR20130046223A (en) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | Nonvolatile memory device and and fabricating method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088350A (en) * | 1994-06-22 | 1996-01-12 | Hitachi Ltd | Semiconductor memory |
| KR970053464A (en) * | 1995-12-29 | 1997-07-31 | 김광호 | Manufacturing Method and Structure of Nonvolatile Semiconductor Memory Device |
| KR0148330B1 (en) * | 1995-06-30 | 1998-10-15 | 김주용 | Flash eeprom cell & its making method |
| KR100270577B1 (en) * | 1996-08-30 | 2000-11-01 | 김영환 | Method of manufacturing a flash memory cell |
-
1998
- 1998-06-25 KR KR1019980024151A patent/KR20000003055A/en not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH088350A (en) * | 1994-06-22 | 1996-01-12 | Hitachi Ltd | Semiconductor memory |
| KR0148330B1 (en) * | 1995-06-30 | 1998-10-15 | 김주용 | Flash eeprom cell & its making method |
| KR970053464A (en) * | 1995-12-29 | 1997-07-31 | 김광호 | Manufacturing Method and Structure of Nonvolatile Semiconductor Memory Device |
| KR100270577B1 (en) * | 1996-08-30 | 2000-11-01 | 김영환 | Method of manufacturing a flash memory cell |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100680456B1 (en) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | Flash memory device and Method for fabricating the same |
| US7316955B2 (en) | 2005-06-30 | 2008-01-08 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
| KR20130046223A (en) * | 2011-10-27 | 2013-05-07 | 삼성전자주식회사 | Nonvolatile memory device and and fabricating method thereof |
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