KR20000001164A - Circuit for deleting bouncing - Google Patents

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    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents

Abstract

PURPOSE: A circuit for deleting bouncing is provided to delete bouncing and simplify an interface with the next stage. CONSTITUTION: The circuit for deleting bouncing comprises: a shift register(21) to receive a logic signal of logic '0' or logic '1' generated from the on/off operation of a switching unit and to output a N-bits output signal generated by shifting the logic signal using a clock signal; a detection portion(23) to receive the N-bits output signal and to output a detection signal of logic '1' when the N-bits output signal has same logic value; and an output portion(24) to receive the most significant bit of the N-bits output signal and to output the most significant bit of the N-bits output signal enabled when the detection signal is logic '1'.

Description

바운싱 제거회로Bounce Elimination Circuit

본 발명은 바운싱 제거회로에 관한 것으로, 특히 디지탈 논리회로에서 스위칭수단의 스위칭 동작에 의한 바운싱으로 인하여 출력신호의 논리상태가 불안정해지는 것을 방지하기 위한 바운싱 제거회로에 관한 것이다.The present invention relates to an anti-bounce circuit, and more particularly, to an anti-bounce circuit for preventing the logic state of an output signal from becoming unstable due to bouncing by switching operation of a switching means in a digital logic circuit.

일반적으로 종래의 바운싱 제거회로는 RS 래치를 사용하였는데, 이와 같은 종래의 바운싱 제거회로를 도 1에 나타내었다.In general, the conventional bounce elimination circuit uses an RS latch, which is shown in FIG.

도 1에서 스위치(SW1)가 A지점에 연결되어있는 상태가 오래동안 지속되었다면 낸드 게이트(NAND1)의 입력 S는 논리값 0이 되고, 다른 낸드 게이트(NAND2)의 입력 R은 논리값 1이된다. 이 상태에서 스위치(SW1)가 B지점에 연결되면 낸드 게이트(NAND2)의 입력신호 R의 논리값은 0이 되고, 낸드 게이트(NAND1)의 입력신호 S의 논리값은 1이된다.In FIG. 1, if the switch SW1 is connected to the point A for a long time, the input S of the NAND gate NAND1 becomes a logic value 0, and the input R of the other NAND gate NAND2 becomes a logic value 1. . In this state, when the switch SW1 is connected to the point B, the logic value of the input signal R of the NAND gate NAND2 becomes 0, and the logic value of the input signal S of the NAND gate NAND1 becomes 1.

이때 입력신호 R에서는 순간적으로 다수개의 펄스신호가 발생하는 바운싱이 일어난다. 그러나 이때 다른 입력신호 S의 논리값이 1로 고정되기 때문에 입력신호 R에 발생하는 바운싱은 출력신호 Q, /Q에 아무런 영향도 미치지 못한다. 즉 바운싱이 제거되는 것이다. 이와 같은 동작은 입력신호 S와 R 상호간에 보완적으로 이루어진다.At this time, the input signal R instantaneously bounces a plurality of pulse signals are generated. However, at this time, since the logic value of the other input signal S is fixed to 1, the bounce occurring in the input signal R has no effect on the output signals Q and / Q. That is, the bounce is removed. This operation is complementary to the input signals S and R.

그러나 상술한 스위칭 동작에 의해 두 개의 입력신호 S와 R에 모두 바운싱이 발생하면 상호 보완이 이루어지지 않아 출력신호는 어쩔 수 없이 불안정해질 수밖에 없다.However, if bounce occurs on both input signals S and R by the above-described switching operation, the complementary signal is not complied with and the output signal is inevitably unstable.

또한 하나의 스위칭 수단에 대해 두 개의 신호 전달선이 필요하기 때문에, 많은 수의 스위칭 수단을 구비하는 경우에는 스위칭 수단과 다음단 회로 사이의 인터페이스가 매우 복잡해진다.In addition, since two signal transmission lines are required for one switching means, when a large number of switching means are provided, the interface between the switching means and the next stage circuit becomes very complicated.

본 발명은 스위칭 수단으로부터 발생한 논리신호를 N비트 쉬프트 레지스터를 이용하여 쉬프트시킨 다음, 쉬프트 레지스터에서 출력되는 N비트의 신호가 모두 동일한 논리값을 가질 때에만 상기 스위칭 수단으로부터 발생한 논리신호가 다음단으로 출력되도록 하여, 바운싱을 제거함은 물론 출력신호의 전달선을 하나만 구비하도록 하여 다음단 회로와의 인터페이스를 간략화하는데 그 목적이 있다.According to the present invention, the logic signal generated from the switching means is shifted using the N-bit shift register, and then the logic signal generated from the switching means is moved to the next stage only when all the N-bit signals output from the shift register have the same logic value. It is intended to simplify the interface with the next stage circuit by outputting, eliminating bouncing and having only one transmission line of the output signal.

이와 같은 목적의 본 발명은 쉬프트 레지스터와 검출부, 출력부를 포함하여 이루어진다.The present invention for this purpose comprises a shift register, a detector and an output.

쉬프트 레지스터는 스위칭 수단의 온/오프 동작에 의해 발생한 논리값 0 또는 1의 논리신호를 입력으로 받고, 논리신호가 클럭신호에 의해 쉬프트되어 N비트의 출력신호를 발생시킨다.The shift register receives a logic signal of logic value 0 or 1 generated by the on / off operation of the switching means as an input, and the logic signal is shifted by the clock signal to generate an N-bit output signal.

검출부는 N비트의 출력신호를 입력으로 받고, N비트의 출력신호가 모두 동일한 논리값을 가질 때 논리값 1의 검출신호를 발생시킨다.The detector receives an output signal of N bits as an input and generates a detection signal of logic value 1 when the output signals of the N bits all have the same logic value.

출력부는 N비트의 출력신호의 최상위비트를 입력으로 받고, 검출신호의 논리값이 1일 때 인에이블 되어 N비트의 출력신호의 최상위비트를 출력한다.The output unit receives the most significant bit of the N-bit output signal, and is enabled when the logic value of the detection signal is 1, and outputs the most significant bit of the N-bit output signal.

도 1은 종래의 바운싱 제거회로를 나타낸 회로도.1 is a circuit diagram showing a conventional bounce removal circuit.

도 2a는 본 발명에 따른 바운싱 제거회로의 회로도.2A is a circuit diagram of an anti-bounce circuit in accordance with the present invention.

도 2b는 도 2a에 나타낸 본 발명에 따른 바운싱 제거회로의 검출부를 나타낸 회로도.FIG. 2B is a circuit diagram showing a detection unit of the bounce elimination circuit according to the present invention shown in FIG. 2A; FIG.

도 3은 본 발명에 따른 바운싱 제거회로의 동작 특성을 나타낸 타이밍도.3 is a timing diagram showing an operating characteristic of the bounce cancellation circuit according to the present invention;

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

SW1, SW2 : 스위치 NAND1, NAND2 : 낸드 게이트SW1, SW2: Switch NAND1, NAND2: NAND Gate

R : 저항 21 : 쉬프트 레지스터R: Resistor 21: Shift Register

22 : 클럭 발생기 23 : 검출부22: clock generator 23: detector

24 : 출력부 XNOR : 배타적 노어 게이트24: output unit XNOR: exclusive NOR gate

이와 같이 이루어지는 본 발명의 바람직한 실시예를 도 2 내지 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2a는 본 발명에 따른 바운싱 제거회로의 회로도이며, 도 2b는 도 2a에 나타낸 본 발명에 따른 바운싱 제거회로의 검출부를 나타낸 회로도이다.When explaining the preferred embodiment of the present invention made as described above with reference to Figs. First, FIG. 2A is a circuit diagram of a bounce elimination circuit according to the present invention, and FIG. 2B is a circuit diagram showing a detection unit of the bounce elimination circuit according to the present invention shown in FIG. 2A.

도 2a에 나타낸 바와 같이, 전원전압(VDD)과 접지(VSS) 사이에는 스위치(SW2)와 저항(R)이 직렬 연결된다. 스위치(SW2)와 저항(R) 사이의 노드(A)에서 발생하는 신호가 바운싱 제거회로의 입력신호가 된다.As shown in FIG. 2A, the switch SW2 and the resistor R are connected in series between the power supply voltage VDD and the ground VSS. The signal generated at the node A between the switch SW2 and the resistor R becomes the input signal of the bounce cancellation circuit.

쉬프트 레지스터(21)는 상술한 스위치(SW2)에서 발생한 입력신호를 입력받아 쉬프트시켜서 N비트의 출력신호를 발생시킨다. 이 쉬프트 레지스터(21)는 별도로 마련된 클럭 발생기(22)에서 발생하는 소정 주파수의 클럭신호에 의해 쉬프트 동작이 이루어진다.The shift register 21 receives an input signal generated by the switch SW2 described above and shifts it to generate an N-bit output signal. The shift register 21 is shifted by a clock signal of a predetermined frequency generated by the clock generator 22 provided separately.

쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호는 검출부(23)에 입력된다. 검출부(23)는 입력된 N비트의 신호의 논리값이 모두 동일한 경우, 즉 모두 0이거나 모두 1인 경우에만 논리값 1의 검출신호를 발생시킨다.The N-bit output signal output from the shift register 21 is input to the detector 23. The detection unit 23 generates the detection signal of the logic value 1 only when the logic values of the input N-bit signals are all the same, that is, all zeros or all ones.

검출부(23)에서 발생한 검출신호는 출력부(24)에 인에이블 신호(E)로서 입력된다. 또한 이 출력부(24)에는 상술한 쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호 가운데 최상위 비트인 N번째 비트가 데이타 신호(D)로서 입력된다. 출력부(24)는 인에이블 신호(E)의 논리값이 1일 때에만 입력된 데이타 신호(D)를 출력한다.The detection signal generated by the detection unit 23 is input to the output unit 24 as the enable signal E. FIG. In addition, the N-th bit which is the most significant bit of the N-bit output signals output from the shift register 21 described above is input to the output unit 24 as the data signal D. The output unit 24 outputs the input data signal D only when the logic value of the enable signal E is one.

도 2b에서 검출부(23)는 배타적 노어 게이트(XNOR)로 구성되는 것을 알 수 있다. 배타적 노어 게이트(XNOR)에는 쉬프트 레지스터(21)에서 출력되는 N비트의 출력신호가 입력된다. 따라서 입력된 N비트의 신호가 모두 동일한 논리값을 가질 때 논리값 1의 인에이블 신호를 발생시키며, 적어도 1비트라도 다른 논리값을 가지면 인에이블 신호의 논리값은 0이된다.In FIG. 2B, it can be seen that the detector 23 is configured of an exclusive NOR gate XNOR. An N-bit output signal output from the shift register 21 is input to the exclusive NOR gate XNOR. Therefore, when all of the input N-bit signals have the same logic value, an enable signal of logic value 1 is generated. If at least one bit has a different logic value, the enable signal logic value is zero.

따라서, 스위치(SW2)가 턴 오프된 상태가 오랜동안 지속되어 쉬프트 레지스터(21)의 N비트 출력신호의 논리값이 모두 0인 상태에서 스위치(SW2)가 턴 온되면 쉬프트 레지스터(21)에는 논리값 1의 신호가 입력된다.Therefore, when the switch SW2 is turned on while the state in which the switch SW2 is turned off for a long time and the logic values of the N-bit output signal of the shift register 21 are all zero, the shift register 21 is set to logic. A signal of value 1 is input.

그러나 N개의 클럭이 발생해야만 쉬프트 레지스터(21)의 출력이 모두 1이 되므로, 이때까지는 검출부(23)에서 인에이블 신호(E)가 발생하지도 않는다.However, since the outputs of the shift register 21 are all 1 only when N clocks are generated, the enable signal E is not generated in the detector 23 until this time.

N개의 클럭이 입력되어 쉬프트 레지스터(21)의 N비트 출력이 모두 1이되면 검출부(23)에서는 논리값 1의 인에이블 신호(E)를 발생시켜서 출력부(24)를 인에이블 시킨다. 이때 쉬프트 레지스터(21)의 N비트 출력신호 가운데 최상위 비트인 N번째 비트의 논리값은 1이므로 이 논리값 1의 신호가 인에이블된 출력부(24)를 통해 다음단의 회로로 출력(OUT)되는 것이다.When N clocks are input and the N bit outputs of the shift register 21 are all 1, the detection unit 23 generates the enable signal E of the logic value 1 to enable the output unit 24. At this time, since the logic value of the Nth bit, which is the most significant bit of the N bit output signals of the shift register 21, is 1, the signal of the logic value 1 is output to the next circuit through the output unit 24 in which the signal of the logic value 1 is enabled. Will be.

도 3은 본 발명에 따른 바운싱 제거회로의 동작 특성을 나타낸 타이밍도이다. 도 3에서 A는 쉬프트 레지스터의 입력신호이며, 스위치의 턴 온 시점과 턴 오프 시점에서 바운싱이 발생한 것을 알 수 있다. 그러나 출력부의 출력신호(OUT)는 입력신호 A보다 시간 T만큼 지연된 상태에서 출력되는데, 이 시간 T는 쉬프트 레지스터의 출력신호의 논리값에 따라 검출부(23)의 인에이블 신호(E) 출력시점이 지연되기 때문이다.3 is a timing diagram showing an operating characteristic of the bounce cancellation circuit according to the present invention. In FIG. 3, A is an input signal of the shift register, and it can be seen that bounce occurs at a turn-on time and a turn-off time of the switch. However, the output signal OUT of the output part is output in a state delayed by the time T than the input signal A, and this time T is the output time of the enable signal E of the detector 23 according to the logic value of the output signal of the shift register. Because it is delayed.

클럭신호의 주파수가 F이고, 쉬프트 레지스터의 출력신호가 N비트일 때, 지연시간 T는 N/F로 표현할 수 있다.When the frequency of the clock signal is F and the output signal of the shift register is N bits, the delay time T can be expressed as N / F.

따라서 본 발명은 스위칭 수단으로부터 발생한 논리신호를 N비트 쉬프트 레지스터를 이용하여 쉬프트시킨 다음, 쉬프트 레지스터에서 출력되는 N비트의 신호가 모두 동일한 논리값을 가질 때에만 상기 스위칭 수단으로부터 발생한 논리신호가 다음단으로 출력되도록 하여, 바운싱이 제거되는 효과를 제공함은 물론 출력신호의 전달선을 하나만 구비함으로써 다음단 회로와의 인터페이스가 간단해지는 효과를 제공한다.Therefore, the present invention shifts the logic signal generated from the switching means using the N-bit shift register, and then the logic signal generated from the switching means is next only when all the N-bit signals output from the shift register have the same logic value. In addition to providing the effect that the bounce is eliminated as well as having only one transmission line of the output signal provides an effect of simplifying the interface with the circuit of the next stage.

Claims (3)

바운싱 제거회로에 있어서,In the bounce elimination circuit, 스위칭 수단의 온/오프 동작에 의해 발생한 논리값 0 또는 1의 논리신호가 입력되고, 상기 논리신호가 클럭신호에 의해 쉬프트되어 N비트의 출력신호를 발생시키는 쉬프트 레지스터와;A shift register for inputting a logic signal of logic value 0 or 1 generated by the on / off operation of the switching means, wherein the logic signal is shifted by a clock signal to generate an N-bit output signal; 상기 N비트의 출력신호가 입력되며, 상기 N비트의 출력신호가 모두 동일한 논리값을 가질 때 논리값 1의 검출신호를 발생시키는 검출부와;A detector for inputting the N-bit output signal and generating a detection signal having a logic value of 1 when all of the N-bit output signals have the same logic value; 상기 N비트의 출력신호의 최상위 비트가 입력되고, 상기 검출신호의 논리값이 1일 때 인에이블 되어 상기 N비트의 출력신호의 최상위비트를 출력하는 출력부를 포함하는 바운싱 제거회로.And an output unit configured to output the most significant bit of the N-bit output signal when the most significant bit of the N-bit output signal is input and the logic value of the detection signal is 1. 청구항 1에 있어서, 상기 검출부는 상기 N비트의 출력신호가 입력되는 배타적 노어 게이트인 것이 특징인 바운싱 제거회로.The bounce cancellation circuit of claim 1, wherein the detection unit is an exclusive NOR gate to which the N-bit output signal is input. 청구항 1에 있어서, 상기 출력부는 상기 검출신호가 인에이블 신호로서 입력되고, 상기 N비트의 출력신호의 최상위 비트가 데이타 신호로서 입력되는 래치인 것이 특징인 바운싱 제거회로.2. The bounce cancellation circuit according to claim 1, wherein said output section is a latch in which said detection signal is input as an enable signal and a most significant bit of said N-bit output signal is input as a data signal.
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