KR19990086719A - Semiconductor device manufacturing method - Google Patents
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Abstract
고집적화된 반도체 소자의 선택적 실리사이드막 형성시 미스얼라인으로 인해 야기되는 공정 불량을 막을 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 상에 실리사이드막이 구비된 게이트 전극을 형성하고, 그 양 측벽에 스페이서를 형성한 뒤, 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 SBL을 형성한다. 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 SBL을 제거한 다음, 상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 감광막 패턴을 제거한다. 이어, 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부의 상기 SBL을 제거한 다음, 상기 기판 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 제 2 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 감광막 패턴을 제거한다. 이후, 로직 형성부의 상기 액티브 영역 상에 자기정합된 실리사이드막을 형성한다.Disclosed is a method of fabricating a semiconductor device capable of preventing process defects caused by misalignment in forming a selective silicide film of a highly integrated semiconductor device. A gate electrode having a silicide film is formed on the semiconductor substrate, and spacers are formed on both sidewalls thereof, and then SBL is formed on the entire surface of the substrate including the gate electrode and the spacer. A photoresist pattern is formed on the entire surface of the resultant region of the other region to expose the SBL surface of the portion where the first transistor is to be formed, and the SBL is removed using the mask as a mask, and then the substrate is removed. A high concentration of a first conductivity type impurity is implanted onto the substrate to form a source / drain active region inside the substrate on both edges of the gate electrode of the first transistor forming portion, thereby removing the photosensitive film pattern. Subsequently, a photoresist pattern is formed on the entire surface of the resultant region of the other region to expose the SBL surface of the portion where the second transistor is to be formed, and the SBL is removed using the mask as a mask. The ion-implanted high-concentration second conductivity type impurity is implanted onto the substrate to form a source / drain active region inside the substrate on both edges of the gate electrode of the second transistor forming portion to remove the photosensitive film pattern. Thereafter, a self-aligned silicide layer is formed on the active region of the logic forming unit.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 0.5㎛ 이하의 게이트 선폭을 갖는 고집적화된 반도체 소자의 선택적 실리사이드막 형성시 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 한 반도체 소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a semiconductor device capable of eliminating process defects caused by misalignment when forming a selective silicide layer of a highly integrated semiconductor device having a gate line width of 0.5 μm or less. It relates to a manufacturing method.
반도체 소자의 고집적화가 진행됨에 따라 게이트 전극의 선폭 및 콘택 사이즈가 작아지게 되어 액티브와 게이트 전극의 저항 및 콘택 저항이 커지는 문제가 발생하게 되었다.As the integration of semiconductor devices increases, the line width and contact size of the gate electrode become smaller, resulting in a problem in that the resistance and contact resistance of the active and gate electrodes become larger.
이에 따라, 최근에는 고집적화된 소자 제조시 액티브 영역과 게이트 전극의 저항을 낮추어 전류 구동 능력을 크게 하고, 콘택 저항을 낮추어 소자 특성의 콘택 레이 아웃 의존도를 줄여 주기 위하여 샐리사이드(salicide:self-aligned silicide) 공정을 채용하고 있다.Accordingly, in recent years, a salicide (self-aligned silicide) may be used to increase the current driving capability by lowering the resistance of the active region and the gate electrode, and to reduce the contact layout dependence of device characteristics by lowering the contact resistance. ) Process is adopted.
이러한 샐리사이드 공정을 채용하여 반도체 소자를 제조할 경우, 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 별 문제가 제기되지 않으나, 소자 특성상의 문제로 인해 선택적인 실리사이드막 형성이 필요한 경우에는 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다) 식각시 크리티컬(critical)한 수준의 광식각 공정이 요구될 뿐 아니라 식각 공정 진행시에 미스얼라인을 감안하여 실리사이드막이 형성될 부분과 SBL의 양쪽 마진을 모두 확보해 주어야 하는 등의 어려움이 따르게 되므로, 공정 진행 자체가 복잡하고 까다롭다는 문제가 제기되고 있다.When manufacturing a semiconductor device using the salicide process, there is no problem when forming a silicide film over the entire region of the semiconductor device. However, when a silicide film is selectively formed due to a problem in device characteristics, silicide is required. In addition to the critical photolithography process required for the blocking film (hereinafter referred to as SBL) etching, both the portion of the silicide layer and the SBL where the silicide film is formed in consideration of the misalignment during the etching process is required. The difficulty is to secure all margins, which raises the issue of complex and demanding process progress.
이를 도 1 내지 도 7에 제시된 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 참조하여 제 7 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타낸다. 일반적으로, 디램 셀 형성부(A)의 액티브 영역은 리프레쉬(refresh) 특성 저하를 막기 위하여 실리사이드막 형성을 피하므로, 여기서는 로직 형성부의 게이트 전극과 액티브 영역(소오스·드레인 영역), 그리고 디램 셀 형성부의 게이트 전극 상에만 실리사이드막이 형성되는 경우에 대하여 살펴본다.This will be described by dividing into the seventh step with reference to a process flowchart showing a method of forming a selective silicide film of the conventional semiconductor device shown in FIGS. 1 to 7 as follows. For convenience, the process of merging DRAM and logic is taken as an example. In the figure, a portion A denotes a memory cell forming portion, and a portion denoted B denotes a logic forming portion. In general, the active region of the DRAM cell forming portion A avoids silicide film formation in order to prevent the deterioration of the refresh characteristic. Therefore, the gate electrode and the active region (source / drain region) of the logic forming portion, and the DRAM cell formation are here. The case where the silicide film is formed only on the negative gate electrode will be described.
제 1 단계로서, 도 1에 도시된 바와 같이 게이트 절연막(14)과 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 도전성막(16)을 형성하고, 그 전면에 저농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다.As a first step, a polysilicon conductive film 16 is formed on a semiconductor substrate (silicon substrate) 10 having a gate insulating film 14 and a field oxide film 12, as shown in FIG. Ion implantation of a low concentration of the first conductivity type impurity (eg, n-type impurity) is performed on the entire surface thereof.
제 2 단계로서, 도 2에 도시된 바와 같이 광식각 공정을 이용하여 상기 도전성막(16) 상에 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 도전성막(16)과 게이트 절연막(14)을 순차적으로 식각하여 폴리실리콘 재질의 게이트 전극(16a)을 형성한 다음, 그 양 측벽에 절연막(예컨대, 산화막이나 질화막) 재질의 스페이서(18)를 형성한다.As a second step, a photosensitive film pattern (not shown) defining a gate electrode forming portion is formed on the conductive film 16 using a photolithography process as shown in FIG. 2, and is used as a mask to form a conductive film (not shown). 16 and the gate insulating film 14 are sequentially etched to form a gate electrode 16a made of polysilicon, and then spacers 18 made of an insulating film (eg, an oxide film or a nitride film) are formed on both sidewalls.
제 3 단계로서, 도 3에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(20a)을 형성하고, 이를 마스크로 이용하여 상기 제 1 트랜지스터 형성부(Ⅰ) 상으로 고농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 게이트 전극(16a) 내부에는 제 1 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(10) 내부에는 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)이 형성된다.As a third step, as shown in FIG. 3, the gate electrode 16a of the portion of the logic forming portion B in which the first transistor is to be formed (for example, the portion in which the NMOS is to be formed) I is formed by using an optical etching process. A photoresist pattern 20a is formed on the entire surface of the resultant in other regions so that the surface of the substrate 10 and the surface of the substrate 10 are exposed, and a first conductive type having a high concentration on the first transistor forming portion I is used as a mask. An impurity (for example, n-type impurity) is ion implanted. As a result, the first conductivity type impurities are doped in the gate electrode 16a of the first transistor forming portion I, and the active area is used as the active region in the substrate 10 on both edges thereof. Source and drain regions (not shown) are formed.
제 4 단계로서, 도 4에 도시된 바와 같이 감광막 패턴(20a)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 게이트 전극(16a)과 기판(10) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(20b)을 형성한 다음, 이를 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ) 상으로 고농도의 제 2 도전형 불순물(예컨대, p형 불순물)을 이온주입한다. 이 과정에서, 제 2 트랜지스터 형성부(Ⅱ)의 도전성막(16) 내로 주입된 n형 불순물 농도를 보상(compensation)할 수 있게 되므로, 상기 공정이 완료된 상태에서 제 2 트랜지스터 형성부(Ⅱ)의 게이트 전극(16a) 내부에는 제 2 도전형의 불순물이 도핑되고, 그 양 에지측의 기판(10) 내부에는 액티브 영역으로 사용되는 제 2 도전형의 소오스·드레인 영역(미 도시)이 형성된다.As a fourth step, as shown in FIG. 4, the photoresist pattern 20a is removed, and a portion of the logic forming portion B in which the second transistor is to be formed (for example, a portion in which a PMOS is to be formed) is formed by using an optical etching process. A photoresist pattern 20b is formed on the entire surface of the resultant region in the other regions so that the gate electrode 16a and the surface of the substrate 10 in (II) are exposed, and then the second transistor forming portion (II) is used as a mask. Ion) is implanted with a high concentration of a second conductivity type impurity (e.g., p-type impurity). In this process, the concentration of the n-type impurity injected into the conductive film 16 of the second transistor forming part II can be compensated, so that the process of the second transistor forming part II is completed. Impurities of the second conductivity type are doped in the gate electrode 16a, and source and drain regions (not shown) of the second conductivity type, which are used as active regions, are formed in the substrate 10 on both edges thereof.
제 5 단계로서, 도 5에 도시된 바와 같이 감광막 패턴(22)을 제거하고, 상기 게이트 전극(16a)과 스페이서(18) 및 필드 산화막(12)을 포함한 기판(10) 전면에 산화막 재질의 SBL(22)을 형성한다.As a fifth step, as shown in FIG. 5, the photoresist pattern 22 is removed, and an SBL of an oxide film material is formed on the entire surface of the substrate 10 including the gate electrode 16a, the spacer 18, and the field oxide film 12. To form (22).
제 6 단계로서, 도 6에 도시된 바와 같이 광식각 공정을 이용하여 디램 셀 형성부(A)의 게이트 전극(16a) 상측에 위치한 SBL(22)과 로직 형성부(B)의 SBL(22)이 전면 노출되도록 기판(10) 상의 소정 부분에 감광막 패턴(20c)을 형성하고, 이를 마스크로 이용하여 SBL(22)을 식각한다. 그 결과, 디램 셀 형성부(A)의 게이트 전극(16a) 표면과 로직 형성부(B)의 게이트 전극(16a) 및 액티브 영역 표면이 노출되게 된다.As a sixth step, as shown in FIG. 6, the SBL 22 located above the gate electrode 16a of the DRAM cell forming unit A and the SBL 22 of the logic forming unit B are formed by using an optical etching process. The photoresist pattern 20c is formed on a predetermined portion on the substrate 10 to expose the entire surface, and the SBL 22 is etched using the photoresist pattern 20c as a mask. As a result, the gate electrode 16a surface of the DRAM cell forming portion A, the gate electrode 16a of the logic forming portion B, and the surface of the active region are exposed.
제 7 단계로서, 도 7에 도시된 바와 같이 게이트 전극(16a)과 스페이서(18) 그리고 SBL(22)을 포함한 기판(10) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시하여 디램 셀 형성부(A)의 게이트 전극(16a)과 로직 형성부(B)의 게이트 전극(16a) 및 액티브 영역 표면에만 자기정합적으로 실리사이드막(24)을 형성하고, 미반응된 고융점 금속을 제거해 주므로써 본 공정 진행을 완료한다.As a seventh step, as shown in FIG. 7, a high melting point metal of Co, Ti, and Ni is formed on the entire surface of the substrate 10 including the gate electrode 16a, the spacer 18, and the SBL 22, and then heat-treated. The silicide layer 24 is self-aligned to be formed only on the gate electrode 16a of the DRAM cell forming unit A, the gate electrode 16a of the logic forming unit B, and the surface of the active region. This process is completed by removing the high melting point metal.
그러나, 이와 같이 반도체 소자의 선택적 실리사이드막 형성 공정을 진행할 경우에는 앞서 간략하게 언급된 바와 같이 공정 진행 과정에서 다음과 같은 문제가 발생된다.However, when the selective silicide film forming process of the semiconductor device is performed as described above, the following problems occur during the process progress as briefly mentioned above.
로직 형성부(B)와 같이 실리사이드막이 전면 형성되는 영역에서는 문제가 발생되지 않으나, 디램 셀 형성부(A)와 같이 게이트 전극(16a)의 표면에만 선택적으로 실리사이드막이 형성되는 영역에서는 게이트 전극의 단차가 있는 상태에서 실리사이드막 형성부가 오픈되도록 SBL 식각 공정이 진행되므로, 미스얼라인으로 인해 디램 셀 형성부(Ⅰ)의 게이트 전극(16a) 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브 영역(예컨대, 소오스·드레인 영역)에 국부적으로 실리사이드막이 형성되는 등의 불량이 발생하게 된다. 이러한 불량은 디램 셀의 고집적화로 인해 게이트 전극의 선폭이 0.5㎛ 이하의 사이즈를 가질 경우 더욱 심화되므로 이에 대한 개선책이 시급하게 요구되고 있다.The problem does not occur in the region in which the silicide layer is formed on the entire surface, such as the logic forming portion B, but in the region in which the silicide layer is selectively formed only on the surface of the gate electrode 16a, such as the DRAM cell forming portion A, the step difference between the gate electrode Since the SBL etching process is performed so that the silicide film forming part is opened while the silicide film forming part is opened, the silicide film is not locally formed on the gate electrode 16a of the DRAM cell forming part I due to misalignment or the active region (eg, a source). A defect such as the formation of a silicide film locally in the drain region) occurs. Such defects are further exacerbated when the line width of the gate electrode has a size of 0.5 μm or less due to high integration of the DRAM cell.
이에 본 발명의 목적은, 고집적화된 반도체 소자의 선택적 실리사이드막 형성시 게이트 전극 형성 이전에 실리사이드막을 형성하고, SBL은 소오스·드레인 영역 형성용 이온주입 마스크를 이용하여 식각해 주는 방식으로 공정을 변경해 주므로써, 광식각 공정의 증가없이도 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to change the process by forming a silicide layer before forming the gate electrode when forming a selective silicide layer of a highly integrated semiconductor device, and etching the SBL using an ion implantation mask for forming a source / drain region. Therefore, the present invention provides a method of manufacturing a semiconductor device capable of eliminating process defects caused by misalignment without increasing the photolithography process.
도 1 내지 도 7은 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도,1 to 7 are process flowcharts illustrating a method of forming a selective silicide film of a conventional semiconductor device;
도 8 내지 도 15는 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.8 to 15 are process flowcharts showing a method for forming a selective silicide film of a semiconductor device according to the present invention.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 실리사이드막이 구비된 게이트 전극을 형성하고, 그 양 측벽에 스페이서를 형성하는 공정과; 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 SBL을 형성하는 공정과; 로직 형성부 중에서 제 1 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부의 상기 SBL을 제거하는 공정과; 상기 기판 상으로 고농도의 제 1 도전형 불순물을 이온주입하여 제 1 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정과; 로직 형성부 중에서 제 2 트랜지스터가 형성될 부분의 상기 SBL 표면이 노출되도록 그 이외의 영역의 상기 결과물 전면에 감광막 패턴을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부의 상기 SBL을 제거하는 공정과; 상기 기판 상으로 고농도 제 2 도전형 불순물을 이온주입하여, 제 2 트랜지스터 형성부의 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 감광막 패턴을 제거하는 공정; 및 로직 형성부의 상기 액티브 영역 상에 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of forming a gate electrode provided with a silicide film on a semiconductor substrate, and forming spacers on both sidewalls thereof; Forming an SBL on the entire surface of the substrate including the gate electrode and the spacer; Forming a photoresist pattern on the entire surface of the resultant region of the other regions to expose the SBL surface of the portion where the first transistor is to be formed, and using the mask as a mask to remove the SBL of the first transistor formation portion; ; Ion-implanting a high concentration of a first conductivity type impurity onto the substrate to form a source / drain active region inside the substrate on both edges of the gate electrode of the first transistor forming portion and removing the photosensitive film pattern; Forming a photoresist pattern on the entire surface of the resultant region of the other regions to expose the SBL surface of the portion where the second transistor is to be formed, and using the mask as a mask to remove the SBL of the second transistor formation portion; ; Ion implanting a high concentration of a second conductivity type impurity onto the substrate to form a source / drain active region inside the substrate on both edges of the gate electrode of the second transistor forming portion, and removing the photosensitive film pattern; And forming a silicide film on the active region of the logic forming portion.
이때, 고농도의 제 1 도전형 불순물 이온주입 공정과 고농도의 제 2 도전형 불순물 이온주입 공정은 상기 감광막 패턴 형성후 상기 SBL을 제거하지 않은 상태에서 곧바로 실시해 주어도 무방하다. 단, 이 경우에는 SBL을 80 ~ 150Å 정도의 두께로 형성해 주어야 한다.In this case, the high concentration of the first conductivity type impurity ion implantation process and the high concentration of the second conductivity type impurity ion implantation process may be performed immediately after the photosensitive film pattern is formed without removing the SBL. In this case, however, SBL should be formed to a thickness of about 80 ~ 150Å.
상기와 같이 공정을 진행할 경우, 도전성막 상에 실리사이드막이 형성된 상태에서 게이트 전극 형성을 위한 식각 공정이 진행되므로, 이후 선택적 실리사이드막 형성을 위한 식각 공정 진행시 실리사이드막이 형성될 부분과 SBL의 양쪽 얼라인 마진을 충분히 확보할 수 있게 되어 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있게 된다.When the process is performed as described above, since the etching process for forming the gate electrode is performed while the silicide film is formed on the conductive film, the alignment of both sides of the silicide film and the SBL during the etching process for forming the selective silicide film is performed. A sufficient margin can be eliminated to eliminate process defects caused by misalignment.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은 반도체 소자의 선택적 실리사이드막 형성시 게이트 전극을 형성하기 전에 실리사이드막을 형성해 주므로써, 크리티컬한 수준의 광식각 공정 적용없이도 SBL 식각시 얼라인 마진 확보가 가능하도록 하여 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 하는데 주안점을 둔 기술이다.The present invention forms a silicide layer before forming a gate electrode when forming a selective silicide layer of a semiconductor device, thereby ensuring alignment margins during SBL etching without applying a critical level of photoetch process, thereby causing misalignment. The technology focuses on making it possible to eliminate process defects.
도 8 내지 도 15에는 이와 관련된 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 크게, 제 8 단계로 구분하여 살펴보면 다음과 같다. 여기서는 편의상, 디램과 로직을 머지하는 공정을 일 예로 들었다. 상기 도면에서 A로 표시된 부분은 메모리 셀 형성부를 나타내고, B로 표시된 부분은 로직 형성부를 나타내며, Ⅰ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 1 트랜지스터 형성부(예컨대, NNOS 형성부)를, 그리고 Ⅱ로 표시된 부분은 로직 회로를 구성하는 CMOS의 제 2 트랜지스터 형성부(예컨대, PMOS 형성부)를 나타낸다.8 to 15 show a process flowchart showing a method of forming a selective silicide layer of a semiconductor device according to the present invention. Referring to this, the manufacturing method is largely divided into eighth steps. For convenience, the process of merging DRAM and logic is taken as an example. In the drawing, a portion A denotes a memory cell forming portion, a portion B denotes a logic forming portion, and a portion denoted I denotes a first transistor forming portion (e.g., an NNOS forming portion) of the CMOS constituting a logic circuit. The portion denoted by II represents the second transistor forming portion (for example, PMOS forming portion) of the CMOS constituting the logic circuit.
제 1 단계로서, 도 8에 도시된 바와 같이 로커스(LOCOS) 공정을 이용하여 반도체 기판(예컨대, 실리콘 기판)(100) 상의 소정 부분에 필드 산화막(102)을 형성한 다음, 열산화 공정으로 상기 기판 상에 30 ~ 60Å 두께의 게이트 절연막(104)을 형성한다. 이어, 필드 산화막(102)과 게이트 절연막(104)을 포함한 기판(100) 전면에 폴리실리콘 재질의 도전성막(106)을 형성하고, 그 전면에 저농도의 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다.As a first step, as shown in FIG. 8, a field oxide film 102 is formed on a predetermined portion on a semiconductor substrate (eg, a silicon substrate) 100 using a LOCOS process, and then the thermal oxidation process is performed. A gate insulating film 104 having a thickness of 30 to 60 Å is formed on the substrate. Subsequently, a conductive film 106 made of polysilicon is formed on the entire surface of the substrate 100 including the field oxide film 102 and the gate insulating film 104, and a low concentration of the first conductivity type impurities (eg, n-type impurities) is formed on the entire surface of the substrate 100. Ion).
제 2 단계로서, 도 9에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 도전성막(106) 표면이 소정 부분 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(108a)을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ) 상으로 고농도의 제 2 도전형 불순물(예컨대, p형 불순물)을 이온주입한다. 그 결과, 제 2 트랜지스터 형성부(Ⅱ)의 도전성막(106) 내부에 제 2 도전형의 불순물이 도핑된다.As a second step, as shown in FIG. 9, the conductive film 106 of the portion of the logic forming portion B in which the second transistor is to be formed (for example, the portion in which the PMOS is to be formed) (II) is formed by using an optical etching process. A photoresist pattern 108a is formed on the entire surface of the resultant region in other regions so that the surface is partially exposed, and a second conductive impurity (e.g., a high concentration) is formed on the second transistor formation section II by using it as a mask. p-type impurities) are ion implanted. As a result, impurities of the second conductivity type are doped into the conductive film 106 of the second transistor formation portion II.
제 3 단계로서, 도 10에 도시된 바와 같이 감광막 패턴(108a)을 제거한 뒤, 도전성막(106) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 이를 열처리하여 실리사이드막(110)을 형성한 다음, 후속 공정 진행시 발생될 수 있는 오염원으로부터 실리사이드막(110)을 보호하기 위하여 그 위에 산화막(예컨대, SiO)이나 질화막(예컨대, SiN이나 SiON) 재질의 절연막(112)을 형성한다. 이와 같이, 도전성막(106) 상에 실리사이드막(110)을 형성해 준 것은 SBL 식각시 미스얼라인으로 인해 야기되는 공정 불량을 미연에 방지하기 위함이다. 경우에 따라서 상기 절연막(112) 형성 공정은 스킵(skip) 가능하다As a third step, as shown in FIG. 10, after removing the photoresist pattern 108a, a high melting point metal of Co, Ti, and Ni is formed on the entire surface of the conductive layer 106, and the heat treatment is performed to form the silicide layer 110. And then, an insulating film 112 made of an oxide film (eg, SiO) or a nitride film (eg, SiN or SiON) is formed thereon to protect the silicide film 110 from contamination sources that may be generated during the subsequent process. . As such, the silicide layer 110 is formed on the conductive layer 106 to prevent process defects caused by misalignment during SBL etching. In some cases, the process of forming the insulating layer 112 may be skipped.
제 4 단계로서, 도 11에 도시된 바와 같이 광식각 공정을 이용하여 상기 절연막(112) 상에 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 형성하고, 이를 마스크로 이용하여 절연막(112), 실리사이드막(110), 도전성막(106) 및, 게이트 절연막(104)을 순차적으로 식각한 다음, 그 양 측벽에 산화막이나 질화막 재질의 스페이서(114)를 형성한다. 그 결과, 하부에는 게이트 절연막(104)이 놓여지고 상부에는 실리사이드막(110)과 절연막(112)이 순차 적층되며, 그 측벽에는 스페이서(114)가 형성된 구조의 게이트 전극(106a)이 형성된다.As a fourth step, as shown in FIG. 11, a photoresist pattern (not shown) defining a gate electrode forming portion is formed on the insulating layer 112 by using a photolithography process, and the insulating layer 112 is used as a mask. After the silicide film 110, the conductive film 106, and the gate insulating film 104 are sequentially etched, spacers 114 made of an oxide film or a nitride film are formed on both sidewalls. As a result, the gate insulating film 104 is placed on the lower side, the silicide film 110 and the insulating film 112 are sequentially stacked on the upper side, and the gate electrode 106a having the structure in which the spacer 114 is formed is formed on the side wall.
제 5 단계로서, 도 12에 도시된 바와 같이 상기 결과물 전면에 산화막(예컨대, SiO)이나 질화막(예컨대, SiN이나 SiON) 재질의 SBL(116)을 350 ~ 550Å의 두께로 형성한다.As a fifth step, as shown in FIG. 12, an SBL 116 made of an oxide film (for example, SiO) or a nitride film (for example, SiN or SiON) is formed on the entire surface of the resultant to have a thickness of 350 to 550 GPa.
제 6 단계로서, 도 13에 도시된 바와 같이 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 SBL(116) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(108b)을 형성한다. 이어, 감광막 패턴(108b)을 마스크로 이용하여 제 1 트랜지스터 형성부(Ⅰ)의 SBL(116)을 식각하고, 기판(100) 상으로 고농도의 제 1 도전형(예컨대, n형) 불순물을 이온주입한다. 그 결과, 제 1 트랜지스터 형성부(Ⅰ)의 상기 게이트 전극(106a) 양 에지측의 기판(100) 내부에 액티브 영역으로 사용되는 제 1 도전형의 소오스·드레인 영역(미 도시)이 형성된다.As a sixth step, the surface of the SBL 116 of the portion of the logic forming portion B in which the first transistor is to be formed (for example, the portion in which the NMOS is to be formed) I is formed by using an optical etching process as shown in FIG. 13. The photosensitive film pattern 108b is formed on the entire surface of the resultant in other regions so as to be exposed. Subsequently, the SBL 116 of the first transistor forming unit I is etched using the photoresist pattern 108b as a mask, and a high concentration of first conductivity type (eg, n-type) impurities are ionized onto the substrate 100. Inject. As a result, a source / drain region (not shown) of the first conductivity type, which is used as an active region, is formed in the substrate 100 on both edges of the gate electrode 106a of the first transistor forming portion I. As shown in FIG.
제 7 단계로서, 도 14에 도시된 바와 같이 감광막 패턴(108b)을 제거하고, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 SBL(116) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(108c)을 형성한다. 이어, 감광막 패턴(108c)을 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ)의 SBL(116)을 식각하고, 기판(100) 상으로 고농도의 제 2 도전형(예컨대, p형) 불순물을 이온주입한다. 그 결과, 제 2 트랜지스터 형성부(Ⅱ)의 상기 게이트 전극(106a) 양 에지측의 기판(100) 내부에 액티브 영역으로 사용되는 제 2 도전형의 소오스·드레인 영역(미 도시)이 형성된다.As a seventh step, as shown in FIG. 14, the photoresist pattern 108b is removed, and a portion of the logic forming portion B in which the second transistor is to be formed (for example, a portion in which a PMOS is to be formed) is formed by using an optical etching process. The photoresist pattern 108c is formed on the entire surface of the resultant in other regions so that the surface of the SBL 116 of (II) is exposed. Subsequently, the SBL 116 of the second transistor forming unit II is etched using the photoresist pattern 108c as a mask, and a second concentration of a second conductivity type (eg, p-type) impurity is ionized onto the substrate 100. Inject. As a result, a source / drain region (not shown) of the second conductivity type, which is used as an active region, is formed inside the substrate 100 on both edges of the gate electrode 106a of the second transistor forming portion II.
이때, 제 6 및 제 7 단계의 공정 진행시 상기 SBL(116)이 산화막 재질로 형성된 경우에는 막질 패터닝 특성을 향상시켜 주기 위하여 SBL 식각시 감광막 패턴(108b),(108c)을 직접적으로 마스크로 이용하지 않고, SBL(116)과 감광막 사이에 질화막(예컨대, SiN이나 SiON)을 더 형성하고, 이들을 광식각 공정으로 식각해 주어 감광막 패턴과 식각처리된 질화막을 마스크로 이용하여 SBL(116)을 식각해 주는 방식으로 공정을 진행할 수도 있다. 단, 이와 같이 공정을 진행할 경우에는 고농도의 제 1 도전형 불순물을 이온주입하기 전에 제 1 트랜지스터 형성부(Ⅰ)의 질화막과 SBL(116)을 모두 제거해 주어야 하고, 고농도의 제 2 도전형 불순물을 이온주입하기 전에 제 2 트랜지스터 형성부(Ⅱ)의 질화막과 SBL(116)을 모두 제거해 주어야 한다.In this case, when the SBL 116 is formed of an oxide film during the process of the sixth and seventh steps, the photoresist patterns 108b and 108c are directly used as masks to improve the film patterning characteristics. Instead, a nitride film (eg, SiN or SiON) is further formed between the SBL 116 and the photosensitive film, and these are etched by a photoetch process to etch the SBL 116 using the photosensitive film pattern and the etched nitride film as a mask. You can also proceed with the process. In this case, however, both the nitride film and the SBL 116 of the first transistor forming unit I must be removed before ion implantation of a high concentration of the first conductivity type impurity, and a high concentration of the second conductivity type impurity is removed. Before the ion implantation, both the nitride film and the SBL 116 of the second transistor forming portion II should be removed.
제 8 단계로서, 도 15에 도시된 바와 같이 감광막 패턴(108c)을 제거하고, 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성한 뒤 열처리를 실시하여 로직 형성부(B)의 액티브 영역 상에 자기 정합적으로 실리사이드막(110)을 형성한 다음, 미반응된 고융점 금속을 제거해 주므로써 본 공정 진행을 완료한다.As an eighth step, as shown in FIG. 15, the photoresist pattern 108c is removed, a high melting point metal of Co, Ti, and Ni is formed on the entire surface of the resultant, and heat treatment is performed to form the logic forming unit B. After the silicide film 110 is formed on the active region in a self-aligned manner, the process is completed by removing the unreacted high melting point metal.
이와 같이, 로직 형성부(B)의 액티브 영역(소오스·드레인 영역) 상에만 선택적으로 실리사이드막(110)이 형성된 것은 디램 셀 형성부(A)와 로직 형성부(B)의 게이트 전극(106a)은 그 상면에 실리사이드막(110)과 절연막(112)이 기 형성된 상태이고, 디램 셀 형성부(A)의 액티브 영역 상에는 SBL(116)이 형성되어져 있어, 이 부분에서는 실리콘과 고융점 금속이 직접적으로 반응하지 못하기 때문이다.In this way, the silicide film 110 is selectively formed only on the active region (source / drain region) of the logic forming portion B. The gate electrode 106a of the DRAM cell forming portion A and the logic forming portion B is formed. The silicide film 110 and the insulating film 112 are already formed on the upper surface thereof, and the SBL 116 is formed on the active region of the DRAM cell forming portion A, where silicon and the high melting point metal are directly formed. Because it does not respond to.
이때, 상기 선택적 실리사이드막 형성 공정은 기 언급된 바와 같이 특정 부위의 SBL(116)을 제거한 뒤에 고농도의 제 1 및 제 2 도전형 불순물 이온주입하지 않고, 감광막 패턴(108b),(108c)을 마스크로 이용하여 고농도의 불순물 이온주입을 먼저 실시한 뒤에 SBL(116)을 식각해 주는 방식으로 공정을 진행할 수도 있는데, 이 경우에는 후속 공정(예컨대, 불순물 이온주입 공정) 진행을 고려하여 SBL(116)을 약 80 ~ 150Å 정도의 두께로 형성해 주어야 한다.At this time, the selective silicide film forming process masks the photoresist patterns 108b and 108c without removing the high concentration of the first and second conductivity type impurity ions after removing the SBL 116 of the specific site as mentioned above. In this case, the process may be performed by etching the SBL 116 after a high concentration of impurity ions are implanted first. In this case, the SBL 116 may be used in consideration of the subsequent process (for example, impurity ion implantation). The thickness should be about 80 ~ 150 80.
한편, 본 발명의 일 변형예로서 상기 선택적 실리사이드막 형성 공정은 기 언급된 바와 같이 게이트 전극을 듀얼 타입(dual type)으로 형성하지 않고, 싱글 타입(single type)으로 형성할 수도 있는데, 이 경우에는 다음의 제 7 단계를 거쳐 공정이 진행된다. 여기서는 편의상, 앞서 제시된 공정과 동일한 방법으로 실시되는 공정에 대해서는 간략하게만 언급하고 차별화되는 부분을 중심으로 살펴본다.On the other hand, as a modification of the present invention, the selective silicide film forming process may be formed as a single type without forming the gate electrode as a dual type, as mentioned above. The process proceeds through the following seventh steps. For the sake of convenience, the process carried out in the same manner as the above-mentioned process will only be briefly mentioned and the focus will be on the points of differentiation.
제 1 단계로서, 필드 산화막(102)과 게이트 절연막(104)이 구비된 반도체 기판(100) 상에 폴리실리콘 재질의 도전성막(106)을 형성한 뒤, 그 전면에 제 1 도전형 불순물(예컨대, n형 불순물)을 이온주입한다.As a first step, after forming the conductive film 106 made of polysilicon on the semiconductor substrate 100 provided with the field oxide film 102 and the gate insulating film 104, a first conductivity type impurity (eg ion implantation).
제 2 단계로서, 제 1 도전성막(106) 전면에 실리사이드막(110)과 절연막(112)을 순차적으로 형성한다.As a second step, the silicide film 110 and the insulating film 112 are sequentially formed on the entire surface of the first conductive film 106.
제 3 단계로서, 게이트 전극 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 절연막(112)과 실리사이드막(110) 그리고 도전성막(106)과 게이트 절연막(104)을 순차적으로 식각하고, 그 양 측벽에 산화막이나 질화막 재질의 스페이서(114)를 형성한다.As a third step, the insulating film 112, the silicide film 110, the conductive film 106 and the gate insulating film 104 are sequentially etched using a photoresist pattern (not shown) defining a gate electrode forming portion as a mask. And spacers 114 made of an oxide film or a nitride film are formed on both sidewalls.
제 4 단계로서, 상기 결과물 전면에 산화막이나 질화막 재질의 SBL(116)을 형성한다.As a fourth step, the SBL 116 of an oxide film or a nitride film is formed on the entire surface of the resultant product.
제 5 단계로서, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 1 트랜지스터가 형성될 부분(예컨대, NMOS가 형성될 부분)(Ⅰ)의 SBL(116) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(108b)을 형성하고, 이를 마스크로 이용하여 제 1 트랜지스터 형성부(Ⅰ)의 SBL(116)을 식각한 다음, 기판(100) 상으로 고농도의 제 1 도전형(예컨대, n형) 불순물을 이온주입하여 게이트 전극(106a) 양 에지측의 기판(100) 내부에 액티브 영역으로 사용되는 소오스·드레인 영역(미 도시)을 형성하고, 상기 감광막 패턴(108b)을 제거한다.As a fifth step, the surface of the SBL 116 of the portion of the logic forming portion B where the first transistor is to be formed (for example, the portion where the NMOS is to be formed) I is exposed by using an optical etching process. A photoresist pattern 108b is formed on the entire surface of the resultant region, and the SBL 116 of the first transistor forming unit I is etched using the photoresist pattern 108b as a mask, and then the first conductive type having a high concentration on the substrate 100 is formed. An ion (eg, n-type) impurity is implanted to form a source / drain region (not shown) used as an active region in the substrate 100 on both edges of the gate electrode 106a, and the photoresist pattern 108b is formed. Remove
제 6 단계로서, 광식각 공정을 이용하여 로직 형성부(B) 중에서 제 2 트랜지스터가 형성될 부분(예컨대, PMOS가 형성될 부분)(Ⅱ)의 SBL(116) 표면이 노출되도록, 그 이외의 영역의 상기 결과물 전면에 감광막 패턴(108c)을 형성하고, 이를 마스크로 이용하여 제 2 트랜지스터 형성부(Ⅱ)의 SBL(116)을 식각한 다음, 기판(100) 상으로 고농도의 제 2 도전형(예컨대, n형) 불순물을 이온주입하여 게이트 전극(106a) 양 에지측의 기판(100) 내부에 액티브 영역으로 사용되는 소오스·드레인 영역(미 도시)을 형성하고, 상기 감광막 패턴(108c)을 제거한다.As a sixth step, the surface of the SBL 116 of the portion of the logic forming portion B in which the second transistor is to be formed (for example, the portion in which the PMOS is to be formed) (II) is exposed by using an optical etching process. The photoresist pattern 108c is formed on the entire surface of the resultant region, and the SBL 116 of the second transistor forming unit II is etched using the mask as a mask, and then the second conductivity type of high concentration is formed on the substrate 100. An ion (eg, n-type) impurity is implanted to form a source / drain region (not shown) used as an active region in the substrate 100 on both edges of the gate electrode 106a, and the photoresist pattern 108c is formed. Remove
제 7 단계로서, 로직 형성부(B)의 소오스·드레인 영역 상에만 자기 정합적으로 실리사이드막(110)을 형성해 주므로써, 본 공정 진행을 완료한다.As a seventh step, the silicide film 110 is formed on the source and drain regions of the logic forming portion B only in self-alignment, thereby completing the process.
이와 같이 공정을 진행할 경우, 도전성막(106) 상에 실리사이드막(110)이 형성된 상태에서 게이트 전극(106a)이 형성될 뿐 아니라 SBL(116)이 별도의 마스크가 아닌 소오스·드레인 영역 형성용 감광막 패턴(108b),(108c)을 마스크로하여 식각되므로, 선택적 실리사이드막 형성시 식각 공정의 얼라인 마진을 충분히 확보할 수 있게 되어 광식각 공정의 추가없이도 미스얼라인이 발생되는 것을 막을 수 있게 된다.In this way, the gate electrode 106a is formed in the state where the silicide film 110 is formed on the conductive film 106, and the SBL 116 is not a separate mask. Since etching is performed using the patterns 108b and 108c as masks, the alignment margin of the etching process may be sufficiently secured when forming the selective silicide layer, thereby preventing misalignment without adding an optical etching process. .
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the common knowledge of the art within the technical idea of this invention.
이상에서 살펴본 바와 같이 본 발명에 의하면, 반도체 소자의 선택적 실리사이드막 형성시 광식각 공정의 증가없이도 미스얼라인으로 인해 야기되는 공정 불량(예컨대, 예컨대, 디램 셀 형성부의 게이트 전극 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브 영역에 국부적으로 실리사이드막이 형성되는 불량)을 제거할 수 있게 되므로, 제품의 균일한 특성을 확보가 가능하게 되어 고신뢰성의 반도체 소자를 구현할 수 있게 된다.As described above, according to the present invention, a process failure caused by misalignment (eg, for example, a silicide film is locally formed on the gate electrode of the DRAM cell forming portion) without an increase in the photoetch process when the selective silicide film is formed in the semiconductor device. Or a defect in which a silicide film is locally formed in the active region) can be eliminated, and thus, uniform characteristics of the product can be ensured and a highly reliable semiconductor device can be realized.
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