KR19990081138A - Cell block selection decoder device of memory - Google Patents
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Abstract
본 발명은 메모리의 셀블록 선택 디코더장치에 관한 것으로, 종래에는 레이아웃시 셀블록이 많아짐에 따라 셀블록선택디코더가 각각의 블록을 구동하는 거리의 차이가 생기기 때문에 먼 셀블록에 맞추기 위해 낸드게이트와 인버터의 사이즈가 커지고 불필요한 전류소모가 발생하는 문제점이 있었다. 따라서, 본 발명은 소정 어드레스신호를 각기 입력받아 이를 소정 처리하여 그에 따른 선택신호를 출력하는 다수의 선택부로 이루어진 셀블록선택부와, 상기 셀블록선택부의 선택신호에 의해 인에이블되어 셀부의 데이터를 워드라인제어신호와 센스신호및 라이트제어신호에 따라 소정 데이터의 입출력을 담당하는 셀블록부를 가진 셀코아부로 구성된 메모리의 셀블록 선택 디코더장치에 있어서, 상기 다수의 선택부는 소정 어드레스신호를 입력받아 그에 따라 선택된 셀블록부로 구동거리에 비례하여 차등적으로 선택신호를 인가함으로써 레이 아웃 면적을 줄임과 아울러 전류를 감소시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for selecting a cell block of a memory. In the related art, as the number of cell blocks increases in layout, a distance between the cell block selection decoders driving the respective blocks may occur, and thus the NAND gate and the NAND gate may be used to fit a far cell block. There was a problem that the size of the inverter is increased and unnecessary current consumption occurs. Accordingly, the present invention enables a cell block selector including a plurality of selectors for receiving a predetermined address signal and processing the predetermined address and outputting a select signal. A cell block selection decoder device of a memory comprising a cell core unit having a cell block unit for inputting and outputting predetermined data according to a word line control signal, a sense signal, and a write control signal, wherein the plurality of selection units receive a predetermined address signal, and Accordingly, by applying the selection signal differentially in proportion to the driving distance to the selected cell block unit, it is possible to reduce the layout area and reduce the current.
Description
본 발명은 메모리의 셀블록 선택 디코더장치에 관한 것으로, 특히 셀블록의 위치에 따라 디코더의 사이즈를 차등화함으로써 레이 아웃 면적을 줄이고 전류를 감소시킬수 있도록 한 메모리의 셀블록 선택 디코더장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cell block selection decoder of a memory, and more particularly, to a cell block selection decoder of a memory capable of reducing the layout area and reducing current by differentiating the size of the decoder according to the position of the cell block.
도1는 종래 메모리의 셀블록 선택 디코더장치의 구성을 보인 회로도로서, 이에 도시된 바와같이 어드레스신호(AZ0~AZ3)와 그 어드레스신호(AZ0~AZ3)를 반전한 신호(AZ0B~AZ3B)를 각기 입력받아 이를 소정 처리하여 그에 따른 선택신호를 출력하는 다수의 선택부(101~116)로 이루어진 셀블록선택부(100)와; 상기 소정 선택신호에 의해 인에이블되어 셀부(A1~A16)의 소정 데이터를 워드라인제어신호 및 센스신호와 라이트제어신호에 따라 외부로 출력하는 다수의 셀블록부(201~216)로 이루어진 셀코아부(200)로 구성된다.Fig. 1 is a circuit diagram showing the structure of a cell block selection decoder device of a conventional memory. As shown in FIG. 1, an address signal AZ0 to AZ3 and an inverted signal AZ0B to AZ3B are respectively shown. A cell block selection unit (100) comprising a plurality of selection units (101 to 116) for receiving an input and outputting a predetermined signal according to a predetermined process; A cell core comprising a plurality of cell block units 201 to 216 enabled by the predetermined selection signal and outputting predetermined data of the cell units A1 to A16 to the outside according to a word line control signal, a sense signal, and a write control signal. It is composed of a portion (200).
상기 선택부(101~116)는 각기 소정 어드레스신호(AZ0~AZ3)와 그 소정 어드레스신호(AZ0~AZ3)를 반전한 신호(AZ0B~AZ3B)를 입력받아 이를 낸드연산하는 낸드게이트(N0~N15)와; 상기 낸드게이트(N0~N15)의 연산신호를 입력받아 이를 반전하는 인버터부(INV1~INV16)로 구성된다.The selectors 101 to 116 respectively receive the predetermined address signals AZ0 to AZ3 and the signals AZ0B to AZ3B inverted from the predetermined address signals AZ0 to AZ3, and perform NAND operations on the NAND gates N0 to N15. )Wow; Inverter units INV1 to INV16 receive the operation signals of the NAND gates N0 to N15 and invert them.
상기 인버터부(INV1~INV16)는 각기 상기 낸드게이트(N0~N15)의 출력신호를 게이트에 인가받아 도통되어 전원전압(VCC)을 출력단에 인가하도록 병렬접속된 다수의 피모스트랜지스터(PM)와; 상기 낸드게이트(N0~N15)의 출력신호를 게이트에 인가받아 접지전압(VSS)을 출력단에 인가하는 엔모스트랜지스터(NM)로 구성된다.The inverter units INV1 to INV16 are connected to the gates by receiving the output signals of the NAND gates N0 to N15, respectively, and the plurality of PMOS transistors PM connected in parallel to apply the power supply voltage VCC to the output terminal. ; The NMOS transistor NM is configured to apply the output signals of the NAND gates N0 to N15 to the gate and apply the ground voltage VSS to the output terminal.
상기 셀블록부(201~216)는 선택신호에 의해 인에이블되어 워드라인제어신호를 발생하는 워드라인제어부(1~16)와; 상기 선택신호에 의해 인에이블되어 센스신호 및 라이트제어신호를 출력하는 센스앰프 및 라이트제어부(B1~B16)와; 상기 워드라인제어부(1~16)의 워드라인 제어신호에 의해 인에이블되어 데이터를 센스신호에 의해 센싱하고 그 센싱된 데이터를 외부로 출력하며, 상기 워드라인제어부(1~16)의 제어신호에 의해 인에이블되어 라이트제어신호에 따라 소정 데이터가 라이트되는 다수의 셀로 이루어진 셀부(A1~A16)로 구성되며, 이와같이 구성된 종래장치의 일실시예에 대한 동작을 설명한다.The cell block units 201 to 216 are word line controllers 1 to 16 that are enabled by a selection signal to generate a word line control signal; A sense amplifier and light controllers B1 to B16 enabled by the selection signal to output a sense signal and a write control signal; Enabled by the word line control signals of the word line controllers 1 to 16 to sense data by a sense signal and output the sensed data to the outside, and to the control signal of the word line controllers 1 to 16. The operation of an embodiment of the conventional apparatus configured as described above is made up of cell units A1 to A16 that are enabled by a plurality of cells that are enabled and written in accordance with the write control signal.
먼저, 셀블록선택부(100)의 다수의 선택부(101~116)가 어드레스신호(AZ0~AZ3)를 '1111'로 입력받았을 경우를 예를 들면, 상기 다수의 선택부(101~116)의 낸드게이트(N0~N15)는 각기 상기 어드레스신호(AZ0~AZ3)와 그 어드레스신호(AZ0~AZ3)를 반전한 신호(AZ0B~AZ3B)를 입력받아 이를 낸드 연산하여 그에 따른 신호를 인버터부(INV1~INV16)에 인가하는데, 이때 제1 낸드게이트(N0)는 '1111'인 어드레스신호(AZ0~AZ3)를 입력받아 이를 낸드연산하여 저전위인 신호를 제1 선택부(101)의 인버터부(INV1)에 인가하고, 나머지 제2~제15 낸드게이트(N1~N15)는 적어도 하나가 저전위인 신호를 입력받아 낸드연산하므로 고전위인 신호를 해당되는 인버터부(INV2~INV16)에 인가한다.First, when the plurality of selectors 101 to 116 of the cell block selector 100 receive the address signals AZ0 to AZ3 as '1111', for example, the plurality of selectors 101 to 116 may be used. The NAND gates N0 to N15 receive the address signals AZ0 to AZ3 and the signals AZ0B to AZ3B inverted from the address signals AZ0 to AZ3, respectively, and perform NAND operations on the NAND gates to convert the corresponding signals into inverters. The first NAND gate N0 receives the address signals AZ0 to AZ3 that are '1111', and NAND-operates the low-potential signal to the inverter unit of the first selector 101. INV1) and the remaining second to fifteen NAND gates N1 to N15 receive a signal having at least one low potential and perform NAND operation, thereby applying a high potential signal to the corresponding inverter units INV2 to INV16.
이에따라, 상기 제1 선택부(101)만 고전위인 신호를 제1 셀블록부(201)에 인가하고 나머지 선택부(102~116)는 저전위인 신호를 제2~제15 셀블록부(202~216)에 인가하며, 이에 의해 제1 셀블록부(201)만이 인에이블된다.Accordingly, only the first selector 101 applies a signal having a high potential to the first cell block unit 201, and the remaining selectors 102 to 116 transmit a low potential signal to the second to fifteenth cell block units 202 to. 216, whereby only the first cell block portion 201 is enabled.
이후, 상기 제1 셀블록부(201)의 셀부(A1)는 워드라인제어부(1)와 센스앰프 및 라이트제어부(B1)의 제어신호에 의해 데이터가 리드 또는 라이트된다.Thereafter, the cell unit A1 of the first cell block unit 201 is read or written by the control signals of the word line controller 1, the sense amplifier, and the write controller B1.
여기서, 상기 선택부(101~116)의 낸드게이트(N0~N15)와 인버터부(INV1~INV16)는 각각의 셀블록부(201~216)를 구동하는 거리에 차이가 생기므로 가장 먼 셀블록부(216)에 맞추어 사이즈를 크게 하여 그에 따른 선택신호를 출력한다.Here, the NAND gates N0 to N15 of the selector 101 to 116 and the inverter units INV1 to INV16 are different from each other in driving distances of the respective cell block units 201 to 216. In accordance with the unit 216, the size is increased and a selection signal corresponding thereto is output.
마찬가지로, 상기 어드레스신호(AZ0~AZ3)가 달리 입력되어도 상기와 같은 과정으로 수행한다.Similarly, if the address signals AZ0 to AZ3 are input differently, the above process is performed.
상기와 같이 동작하는 종래 장치는 레이아웃시 셀블록이 많아짐에 따라 블록선택디코더가 각각의 블록을 구동하는 거리의 차이가 생기기 때문에 먼 셀블록에 맞추기 위해 낸드게이트와 인버터의 사이즈가 커지고 불필요한 전류소모가 발생하는 문제점이 있었다.In the conventional apparatus operating as described above, as the number of cell blocks increases in layout, the distance between the block selection decoders driving the respective blocks is increased, so that the size of the NAND gate and the inverter is increased and unnecessary current consumption is made to fit the far cell blocks. There was a problem that occurred.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 셀블록의 위치에 따라 디코더 사이즈를 차등화함으로써 레이 아웃 면적을 줄이고 또한 전류를 감소시킬수 있도록 한 메모리의 셀블록 선택 디코더장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a cell block selection decoder of a memory capable of reducing a layout area and reducing current by differentiating a decoder size according to a position of a cell block. have.
도1은 종래 메모리의 셀블록 선택 디코더장치의 구성을 보인 회로도.1 is a circuit diagram showing the configuration of a cell block selection decoder device of a conventional memory.
도2는 본 발명 메모리의 셀블록 선택 디코더장치의 구성을 보인 회로도.Fig. 2 is a circuit diagram showing the construction of a cell block selection decoder of the memory of the present invention.
***** 도면의 주요부분에 대한 부호의 설명 ********** Explanation of symbols for main parts of drawing *****
300:셀블록선택부 301~316:선택부300: cell block selector 301 to 316: selector
400:셀코아 401~416:셀블록부400: cell core 401-416: cell block part
상기와 같은 목적을 달성하기 위한 본 발명은 소정 어드레스신호를 각기 입력받아 이를 소정 처리하여 그에 따른 선택신호를 출력하는 다수의 선택부로 이루어진 셀블록선택부와, 상기 셀블록선택부의 선택신호에 의해 인에이블되어 셀부의 데이터를 워드라인제어신호와 센스신호및 라이트제어신호에 따라 소정 데이터의 입출력을 담당하는 셀블록부를 가진 셀코아부로 구성된 메모리의 셀블록 선택 디코더장치에 있어서, 상기 다수의 선택부는 소정 어드레스신호를 입력받아 그에 따라 선택된 셀블록부로 구동거리에 비례하여 차등적으로 선택신호를 인가하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a cell block selector comprising a plurality of selectors for receiving a predetermined address signal and processing the predetermined address and outputting a select signal. A cell block selection decoder of a memory comprising a cell core part having a cell block part capable of being enabled to input / output predetermined data according to a word line control signal, a sense signal, and a write control signal. The method may include receiving an address signal and applying the selection signal differentially in proportion to the driving distance to the selected cell block unit.
이하, 본 발명에 의한 메모리의 셀블록 선택 디코더장치에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, operations and effects of the cell block selection decoder of the memory according to the present invention will be described in detail with reference to the accompanying drawings.
도2는 본 발명 메모리의 셀블록 선택 디코더장치에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 일반적인 구성은 종래와 동일하며, 다만 선택부(301~316)의 인버터부(INV20~INV35)는 구동거리에 비례하여 낸드게이트(N0~N15)의 출력신호를 게이트에 인가받아 도통되어 전원전압(VCC)을 출력단에 인가하는 피모스트랜지스터(PM)를 순차적으로 하나씩 증가시켜 병렬 접속하고, 그 접속점에 상기 낸드게이트(NO~N15)의 출력신호를 게이트에 인가받아 도통되어 접지전압(VSS)을 출력단에 인가하는 엔모스트랜지스터(NM)를 접속하여 구성하며, 상기 낸드게이트(N0~N15)는 셀블륵부(401~416)와의 구동거리에 비례하여 사이즈가 순차적으로 커지는 것을 사용하고, 이와같이 구성한 본 발명의 동작을 설명한다.Fig. 2 is a circuit diagram showing the structure of the cell block selection decoder of the memory according to the present invention. As shown in FIG. 2, the general structure is the same as in the related art, except that the inverter units INV20 to INV35 of the selection units 301 to 316 In parallel with the driving distance, the output signal of NAND gates (N0 to N15) is applied to the gate and conducting to sequentially increase the PMOS transistor (PM) for applying the power supply voltage (VCC) to the output terminal. NMOS gates N0 to N15 are connected to the gate by applying the output signals of the NAND gates NO to N15 to be electrically connected to the output terminals. The NAND gates N0 to N15 are connected to the NMOS gates N0 to N15. The operation of the present invention configured as described above will be described using a series of sizes which are sequentially increased in proportion to the driving distance with the selectable units 401-416.
먼저, 일반적인 동작은 종래와 동일하다. 즉, 셀블록선택부(300)의 다수의 선택부(301~316)가 어드레스신호(AZ0~AZ3)를 '1111'로 입력받았을 경우를 예를 들면, 상기 다수의 선택부(301~316)의 낸드게이트(N0~N15)는 각기 상기 어드레스신호(AZ0~AZ3)와 그 어드레스신호(AZ0~AZ3)를 반전한 신호(AZ0B~AZ3B)를 입력받아 이를 낸드 연산하여 그에 따른 신호를 인버터부(INV20~INV35)에 인가하는데, 이때 제1 낸드게이트(N0)는 '1111'인 어드레스신호(AZ0~AZ3)를 입력받아 이를 낸드연산하여 저전위인 신호를 제1 선택부(301)의 인버터부(INV20)에 인가하고, 나머지 제2~제15 낸드게이트(N1~N15)는 적어도 하나가 저전위인 신호를 입력받아 낸드연산하므로 고전위인 신호를 해당되는 인버터부(INV21~INV35)에 인가한다.First, the general operation is the same as in the prior art. That is, for example, when the plurality of selectors 301 to 316 of the cell block selector 300 receive the address signals AZ0 to AZ3 as '1111', for example, the plurality of selectors 301 to 316. The NAND gates N0 to N15 receive the address signals AZ0 to AZ3 and the signals AZ0B to AZ3B inverted from the address signals AZ0 to AZ3, respectively, and perform NAND operations on the NAND gates to convert the corresponding signals into inverters. The first NAND gate N0 receives the address signals AZ0 to AZ3 that are '1111', and NAND-operates the low-potential signal to the inverter unit of the first selector 301. INV20), and the remaining second to fifteen NAND gates N1 to N15 receive a signal having at least one low potential, and apply a high potential signal to the corresponding inverter units INV21 to INV35.
이에따라, 상기 제1 선택부(301)만 고전위인 신호를 제1 셀블록부(401)에 인가하고 나머지 선택부(302~316)는 저전위인 신호를 제2~제15 셀블록부(402~416)에 인가하며, 이에 의해 제1 셀블록부(401)만이 인에이블된다.Accordingly, only the first selector 301 applies a signal having high potential to the first cell block unit 401, and the remaining selectors 302 to 316 transmit a low potential signal to the second to fifteenth cell block units 402 to. 416, whereby only the first cell block portion 401 is enabled.
이후, 상기 제1 셀블록부(401)의 셀부(A1)는 워드라인제어부(1)와 센스앰프 및 라이트제어부(B1)의 제어신호에 의해 데이터가 리드 또는 라이트된다.Thereafter, the cell unit A1 of the first cell block unit 401 is read or written by the control signals of the word line control unit 1, the sense amplifier, and the write control unit B1.
마찬가지로, 상기 어드레스신호(AZ0~AZ3)가 달리 입력되어도 상기와 같은 과정으로 수행한다.Similarly, if the address signals AZ0 to AZ3 are input differently, the above process is performed.
여기서, 종래와 달리 본 발명은 다수의 선택부(301~316)의 낸드게이트(N0~N15) 및 인버터부(INV20~INV35)의 크기를 구동거리에 비례하여 차등적으로 셋팅하여 그에 따른 선택신호를 출력한다.Here, unlike the prior art, the present invention differentially sets the sizes of the NAND gates N0 to N15 and the inverter units INV20 to INV35 of the plurality of selection units 301 to 316 in proportion to the driving distance, thereby selecting signals accordingly. Outputs
즉, 다수의 선택부(301~316)의 낸드게이트(N0~N15)는 각기 소정 어드레스신호(AZ0~AZ3)를 입력받아 이를 낸드연산하여 그에 따른 신호를 해당되는 인버터부(INV20~INV35)에 인가하는데, 이때 상기 인버터부(INV20~INV35)는 상기 낸드게이트(N0~N15)의 연산신호가 저전위일 경우 그 저전위를 입력받아 반전하여 선택된 셀블록부(401~416)와의 구동거리에 비례한 선택신호를 인가한다.That is, the NAND gates N0 to N15 of the plurality of selectors 301 to 316 receive predetermined address signals AZ0 to AZ3, respectively, and perform NAND operations on the NAND gates N0 to N15 to transmit corresponding signals to the corresponding inverter units INV20 to INV35. In this case, the inverter units INV20 to INV35 receive a low potential when the operation signal of the NAND gates N0 to N15 is low potential, and inverts the driving signal to a driving distance from the selected cell block units 401 to 416. Apply a proportional selection signal.
결국, 다수의 선택부(301~316)의 인버터부(INV20~INV35)로 구동된 선택신호가 셀코아(400)의 셀블록부(401~416)에 입력될때 구동거리가 가까운 셀블록부(401)를 제어하는 선택부(301)는 낸드게이트(N0)와 인버터부(INV20)의 사이즈를 작게하고, 반대로 구동거리가 가장 먼 셀블록부(416)를 제어하는 선택부(316)는 낸드게이트(N15)와 인버터부(INV35)의 사이즈를 크게한다.As a result, when the selection signal driven by the inverter units INV20 to INV35 of the plurality of selection units 301 to 316 is input to the cell block units 401 to 416 of the cell core 400, the cell block unit having a close driving distance ( The selector 301 for controlling the 401 reduces the size of the NAND gate N0 and the inverter unit INV20, and conversely, the selector 316 for controlling the cell block unit 416 having the longest driving distance is NAND. The size of the gate N15 and the inverter unit INV35 is increased.
이상에서 상세히 설명한 바와같이 본 발명은 셀블록의 위치에 따라 디코더의 사이즈를 차등화함으로써 레이 아웃 면적을 줄임과 아울러 전류를 감소시킬 수 있는 효과가 있다.As described in detail above, the present invention has the effect of reducing the layout area and reducing the current by differentiating the size of the decoder according to the position of the cell block.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014917A KR100300043B1 (en) | 1998-04-27 | 1998-04-27 | Cell block selection decoder apparatus for memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014917A KR100300043B1 (en) | 1998-04-27 | 1998-04-27 | Cell block selection decoder apparatus for memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990081138A true KR19990081138A (en) | 1999-11-15 |
| KR100300043B1 KR100300043B1 (en) | 2001-09-06 |
Family
ID=37528857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014917A KR100300043B1 (en) | 1998-04-27 | 1998-04-27 | Cell block selection decoder apparatus for memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100300043B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100967100B1 (en) * | 2008-09-08 | 2010-07-01 | 주식회사 하이닉스반도체 | Semiconductor memory device and word line driving method of the same |
-
1998
- 1998-04-27 KR KR1019980014917A patent/KR100300043B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100967100B1 (en) * | 2008-09-08 | 2010-07-01 | 주식회사 하이닉스반도체 | Semiconductor memory device and word line driving method of the same |
| US7948823B2 (en) | 2008-09-08 | 2011-05-24 | Hynix Semiconductor Inc. | Semiconductor memory device and word line driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100300043B1 (en) | 2001-09-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090526 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |