KR19990080889A

KR19990080889A - How to Form a Metal Gate

Info

Publication number: KR19990080889A
Application number: KR1019980014458A
Authority: KR
Inventors: 진원화
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-04-23
Filing date: 1998-04-23
Publication date: 1999-11-15

Abstract

본 발명은 메탈 게이트의 형성 방법에 관한 것으로서, 반도체기판 상에 게이트산화막 및 다결정실리콘층을 순차적으로 형성하는 공정과, 상기 다결정실리콘층 상에 결정질 베리어층을 형성하고 불순물을 이온주입하여 주입되는 불순물에 의해 결정질이 손상된 비정질 베리어층을 형성하는 공정과, 상기 비정질 베리어층 상에 금속층을 형성하고 상기 금속층, 비정질 베리어층, 다결정실리콘층 및 게이트산화막을 패터닝하여 상기 반도체기판 상의 소정 부분에 게이트 라인을 형성하는 공정을 구비한다. 따라서, 본 발명에 따른 메탈 게이트는 비정질 베리어층을 사용하여 금속물질이나 다결정실리콘의 확산 방지 특성을 향상시키고, 상기 비정질 베리어층 상에 형성되는 금속층의 결정립이 판형 구조를 갖게 되어 게이트의 저항을 감소시킬 수 있는 이점이 있다.The present invention relates to a method of forming a metal gate, comprising: sequentially forming a gate oxide film and a polysilicon layer on a semiconductor substrate; and forming an crystalline barrier layer on the polysilicon layer and implanting impurities into the impurities Forming an amorphous barrier layer damaged by the crystalline layer; forming a metal layer on the amorphous barrier layer; patterning the metal layer, the amorphous barrier layer, the polysilicon layer, and the gate oxide layer to form a gate line on a predetermined portion of the semiconductor substrate. It includes a step of forming. Accordingly, the metal gate according to the present invention uses an amorphous barrier layer to improve the diffusion preventing property of a metal material or polycrystalline silicon, and the crystal grains of the metal layer formed on the amorphous barrier layer have a plate-like structure, thereby reducing the resistance of the gate. There is an advantage to this.

Description

How to Form a Metal Gate

본 발명은 메탈 게이트의 형성 방법에 관한 것으로서, 특히, 고집적소자에서 비정질 베리어층을 사용하여 낮은 저항 및 확산 방지 특성을 향상시킬 수 있는 메탈 게이트의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a metal gate, and more particularly, to a method of forming a metal gate that can improve low resistance and diffusion prevention characteristics by using an amorphous barrier layer in a highly integrated device.

반도체소자의 게이트는 주로 불순물이 도핑된 다결정실리콘을 사용하여 형성하였고 64M DRAM급 이상에서는 다결정실리콘층/실리사이드층의 폴리사이드 구조를 사용하여 형성하고 있다.The gate of the semiconductor device is mainly formed using polycrystalline silicon doped with impurities, and is formed using a polyside structure of a polysilicon layer / silicide layer at 64M DRAM or higher.

그러나, 소자의 집적도가 증가함에 따라 게이트의 길이는 증가하고, 그 폭은 감소하여 저항이 높아지고 이로 인해 소자의 동작속도가 저하되는 문제가 발생한다. 이를 해결하기 위해 다결정실리콘층/베리어층/금속층의 구조를 갖는 저항이 낮은 메탈 게이트의 사용이 요구되게 되었다.However, as the integration degree of the device increases, the length of the gate increases, and the width thereof decreases, resulting in a high resistance, thereby causing a problem in that the operation speed of the device decreases. In order to solve this problem, the use of a low-resistance metal gate having a structure of a polysilicon layer / barrier layer / metal layer has been required.

도 1a 내지 도 1c는 종래 기술에 따른 메탈 게이트의 형성 방법을 도시하는 공정도이다.1A to 1C are process diagrams illustrating a method of forming a metal gate according to the prior art.

종래에는 도 1a에 나타낸 바와 같이 반도체기판(11) 상에 열산화의 방법으로 게이트산화막(12)을 형성하고 상기 게이트산화막(12) 상에 다결정실리콘을 화학 기상 증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 다결정실리콘층(13)을 형성한다.In the related art, as shown in FIG. 1A, a gate oxide film 12 is formed on a semiconductor substrate 11 by thermal oxidation, and polycrystalline silicon is deposited on the gate oxide film 12. The polysilicon layer 13 is formed by vapor deposition by the method.

그리고, 도 1b와 같이 상기 다결정실리콘층(13) 상에 TiN, WN, WSiN, 또는, TaN을 스퍼터링(Sputtering) 방법으로 증착하여 결정질 베리어층(14)을 형성하고 상기 베리어층(14) 상에 텅스턴을 CVD, 또는, 스퍼터 방식과 같은 물리적 기상 증착(Physical Vapor Deposition : 이하, PVD라 칭함) 방법으로 증착하여 금속층(15)을 형성한다. 상기에서 베리어층(14)은 상기 다결정실리콘층(13) 상에 바로 상기 금속층(15)을 형성하였을 경우 이후 공정 중의 열처리에 의해 상기 다결정실리콘과 금속이 반응을 일으켜 실리사이드가 되어 저항이 증가하는 것을 방지하기 위한 확산방지층이다.1B, TiN, WN, WSiN, or TaN is deposited on the polysilicon layer 13 by a sputtering method to form a crystalline barrier layer 14, and on the barrier layer 14. Tungsten is deposited by physical vapor deposition (Physical Vapor Deposition: hereinafter referred to as PVD) method such as CVD or sputtering to form the metal layer 15. In the barrier layer 14, when the metal layer 15 is formed directly on the polysilicon layer 13, the polysilicon and the metal react with each other by heat treatment during the process to become silicide, thereby increasing resistance. It is a diffusion barrier layer for preventing.

그런 후에, 도 1c에 나타낸 바와 같이 상기 금속층(15) 상에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 금속층(15), 결정질 베리어층(14), 다결정실리콘층(13) 및 게이트산화막(12)을 이방성 식각하여 상기 반도체기판(11)의 소정 부분에 메탈 게이트를 형성한다.After that, as shown in FIG. 1C, a photoresist (not shown) is applied on the metal layer 15, exposed and developed to form a photoresist pattern, and then the photoresist pattern is used as a mask. 15), the crystalline barrier layer 14, the polycrystalline silicon layer 13, and the gate oxide film 12 are anisotropically etched to form a metal gate on a predetermined portion of the semiconductor substrate 11.

상술한 바와 같이 종래에는 게이트 산화막, 다결정실리콘층, 베리어층 및 금속층을 순차적으로 형성하고 패터닝하여 메탈 게이트를 형성하였다.As described above, a metal gate is formed by sequentially forming and patterning a gate oxide film, a polycrystalline silicon layer, a barrier layer, and a metal layer.

그러나, 상기 금속층은 상기 결정질 베리어층의 결정성에 영향을 받아 상기 베리어층의 결정립이 원통형(Columnar) 구조를 하고 있으면 상기 베리어층 상에 형성되는 금속층의 결정립도 원통형 구조로 형성되어 저항이 증가하는 문제가 발생하였고, 또한, 상기 결정질 베리어층의 결정립계를 통해 금속물질과 다결정실리콘의 확산이 일어나 서로 반응하여 베리어층으로의 역할을 수행하지 못하는 문제가 있다.However, when the metal layer is affected by the crystallinity of the crystalline barrier layer and the crystal grains of the barrier layer have a columnar structure, the crystal grains of the metal layer formed on the barrier layer also have a cylindrical structure, thereby increasing resistance. In addition, there is a problem that the diffusion of the metal material and polycrystalline silicon occurs through the grain boundary of the crystalline barrier layer and reacts with each other to perform a role as the barrier layer.

따라서, 본 발명의 목적은 비정질 베리어층을 사용하여 저항을 감소시키고 다결정실리콘과 금속물질의 확산 방지 특성도 향상시킬 수 있는 메탈 게이트의 형성 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of forming a metal gate that can reduce resistance by using an amorphous barrier layer and also improve diffusion preventing properties of polycrystalline silicon and a metal material.

상기 목적을 달성하기 위한 본 발명에 따른 메탈 게이트의 형성 방법은 반도체기판 상에 게이트산화막 및 다결정실리콘층을 순차적으로 형성하는 공정과, 상기 다결정실리콘층 상에 결정질 베리어층을 형성하고 불순물을 이온주입하여 주입되는 불순물에 의해 결정질이 손상된 비정질 베리어층을 형성하는 공정과, 상기 비정질 베리어층 상에 금속층을 형성하고 상기 금속층, 비정질 베리어층, 다결정실리콘층 및 게이트산화막을 패터닝하여 상기 반도체기판 상의 소정 부분에 게이트 라인을 형성하는 공정을 구비한다.Metal gate formation method according to the present invention for achieving the above object is a step of sequentially forming a gate oxide film and a polysilicon layer on a semiconductor substrate, and forming a crystalline barrier layer on the polysilicon layer and implanting impurities Forming an amorphous barrier layer in which the crystals are damaged by the implanted impurities; forming a metal layer on the amorphous barrier layer, and patterning the metal layer, the amorphous barrier layer, the polysilicon layer, and the gate oxide layer to form a predetermined portion on the semiconductor substrate. Forming a gate line.

도 1a 내지 도 1c는 종래 기술에 따른 메탈 게이트의 형성 방법을 도시하는 공정도.1A to 1C are process diagrams showing a method of forming a metal gate according to the prior art.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 메탈 게이트의 형성 방법을 도시하는 공정도.2A to 2D are process diagrams illustrating a method of forming a metal gate according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 간단한 설명><Brief description of symbols for the main parts of the drawings>

21 : 반도체기판 22 : 게이트산화막21 semiconductor substrate 22 gate oxide film

23 : 다결정실리콘 25 : 베리어층23 polycrystalline silicon 25 barrier layer

26 : 금속층26: metal layer

이하, 첨부된 도면을 참조하여 본 발명을 설명한다.Hereinafter, with reference to the accompanying drawings will be described the present invention.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 메탈 게이트의 형성 방법을 도시하는 공정도이다.2A to 2D are flowcharts illustrating a method of forming a metal gate according to an exemplary embodiment of the present invention.

본 방법은 도 2a에 나타낸 바와 같이 반도체기판(21) 상에 열산화의 방법으로 게이트산화막(22)을 형성하고 상기 게이트산화막(22) 상에 다결정실리콘을 CVD 방법으로 증착하여 다결정실리콘층(23)을 형성한다.As shown in FIG. 2A, the gate oxide film 22 is formed on the semiconductor substrate 21 by thermal oxidation, and the polysilicon layer 23 is deposited on the gate oxide film 22 by CVD. ).

그리고, 도 2b와 같이 상기 다결정실리콘층(23) 상에 TiN, WN, WSiN, 또는, TaN을 스퍼터링 방법으로 5∼20㎚의 두께로 증착하여 결정질 베리어층을 형성하고 상기 베리어층에 붕소(B), 인(P), 질소(N), 또는, 아세닉(As)을 1×10¹³∼1×10¹⁷의 도우즈 량으로 상기 베리어층의 두께에 따라 5KeV 이상으로 이온주입하고 어닐링(annealing)하여 상기 다결정실리콘층(23)은 n형이나 p형으로 도핑되고, 상기 결정질 베리어층은 주입된 불순물에 의해 결정이 손상된 비정질 베리어층(25)으로 형성된다.2B, TiN, WN, WSiN, or TaN is deposited on the polysilicon layer 23 to a thickness of 5 to 20 nm by sputtering to form a crystalline barrier layer, and boron (B) is formed on the barrier layer. ), Phosphorus (P), nitrogen (N), or ashenic (As) in an ion dose of 1 × 10 ^{13 to} 1 × 10 ¹⁷ , ion implanted at 5 KeV or more depending on the thickness of the barrier layer, and annealing The polysilicon layer 23 is doped with n-type or p-type, and the crystalline barrier layer is formed of an amorphous barrier layer 25 in which crystals are damaged by implanted impurities.

그런 다음, 도 2c에 나타낸 바와 같이 상기 비정질 베리어층(25) 상에 텅스턴을 CVD, 또는, 스퍼터 방식인 PVD 방법으로 증착하여 금속층(26)을 형성한다. 상기에서 베리어층(25)은 상기 다결정실리콘층(23) 상에 바로 상기 금속층(26)을 형성하였을 경우 이후 공정 중의 열처리에 의해 상기 다결정실리콘과 금속이 반응을 일으켜 실리사이드가 되는 것을 방지하기 위한 확산방지층으로 결정립이 없는 비정질 상태의 베리어층(25)은 결정립계가 존재하지 않으므로 결정립계를 통한 확산을 방지할 수 있다. 그리고, 상기 베리어층(25)이 비정질일 경우에는 상기 베리어층(25) 상에 형성되는 금속층(26)의 결정립이 판형(Plate-like) 구조로 증착된다. 상기에서 불순물을 이온주입하고 어닐링을 한 베리어층(25) 상에 형성한 금속층(26)은 이온주입을 하지 않고 어닐링을 한 베리어층 상에 형성한 금속층보다 저항이 감소하게 된다.Next, as shown in FIG. 2C, the tungsten is deposited on the amorphous barrier layer 25 by CVD or PVD by sputtering to form the metal layer 26. In the barrier layer 25, when the metal layer 26 is formed directly on the polysilicon layer 23, diffusion is performed to prevent the polysilicon and the metal from reacting with each other by a heat treatment during the subsequent process. The barrier layer 25 in the amorphous state having no grains as the barrier layer may prevent diffusion through the grain boundaries since no grain boundaries exist. When the barrier layer 25 is amorphous, crystal grains of the metal layer 26 formed on the barrier layer 25 are deposited in a plate-like structure. As described above, the metal layer 26 formed on the barrier layer 25 ions implanted with impurities and annealed has a lower resistance than the metal layer formed on the barrier layer annealed without ion implantation.

그런 후에, 도 2d에 나타낸 바와 같이 상기 금속층(26) 상에 포토레지스트(도시하지 않음)를 도포하고 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 금속층(26), 베리어층(25), 다결정실리콘층(23) 및 게이트산화막(22)을 이방성 식각하여 상기 반도체기판(21)의 소정 부분에 메탈 게이트를 형성한다.After that, as shown in FIG. 2D, a photoresist (not shown) is applied on the metal layer 26, exposed and developed to form a photoresist pattern, and the photoresist pattern is used as a mask. 26), the barrier layer 25, the polycrystalline silicon layer 23, and the gate oxide film 22 are anisotropically etched to form a metal gate on a predetermined portion of the semiconductor substrate 21.

상술한 바와 같이 본 발명에서는 반도체기판 상에 게이트산화막, 다결정실리콘층 및 결정질 베리어층을 순차적으로 형성하고 상기 결정질 베리어층에 불순물을 이온주입하여 비정질 베리어층으로 형성한 후, 상기 비정질 베리어층 상에 금속층을 형성하고 상기 판형 구조의 결정립을 갖는 금속층, 비정질 베리어층, 다결정실리콘층 및 게이트산화막을 패터닝하여 상기 반도체기판 상의 소정 부분에 메탈 게이트를 형성하였다.As described above, in the present invention, a gate oxide film, a polycrystalline silicon layer, and a crystalline barrier layer are sequentially formed on a semiconductor substrate, and impurities are implanted into the crystalline barrier layer to form an amorphous barrier layer, and then on the amorphous barrier layer. A metal layer was formed, and the metal layer, the amorphous barrier layer, the polysilicon layer, and the gate oxide layer having the crystal grains of the plate-shaped structure were patterned to form a metal gate on a predetermined portion on the semiconductor substrate.

따라서, 본 발명에 따른 메탈 게이트는 비정질 베리어층을 사용하여 금속물질이나 다결정실리콘의 확산 방지 특성을 향상시키고, 상기 비정질 베리어층 상에 형성되는 금속층의 결정립이 판형 구조를 갖게 되어 게이트의 저항을 감소시킬 수 있는 이점이 있다.Accordingly, the metal gate according to the present invention uses an amorphous barrier layer to improve the diffusion preventing property of a metal material or polycrystalline silicon, and the crystal grains of the metal layer formed on the amorphous barrier layer have a plate-like structure, thereby reducing the resistance of the gate. There is an advantage to this.

Claims

Sequentially forming a gate oxide film and a polysilicon layer on the semiconductor substrate;

Forming a crystalline barrier layer on the polysilicon layer and implanting impurities to form an amorphous barrier layer in which crystalline damage is caused by the implanted impurities;

And forming a metal layer on the amorphous barrier layer, patterning the metal layer, the amorphous barrier layer, the polysilicon layer, and the gate oxide layer to form a gate line on a predetermined portion of the semiconductor substrate.

The method of claim 1, wherein the barrier layer is formed by depositing TiN, WN, WSiN, or TaN.

The method of claim 1, wherein the amorphous barrier layer is formed by ion implantation of impurities of boron (B), phosphorus (P), nitrogen (N), or ashenic (As).

The method of claim 3, wherein the impurity is also implanted in the polysilicon layer to ion implant the impurity.