KR19990079960A - Signal transmission circuit - Google Patents
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Abstract
본 발명은 신호전송회로에 관한 것으로, 종래의 기술에 있어서는 데이터를 전달하기 위해서는 1 라인당 1개의 데이터만이 전송 가능함으로써, 데이터 전송 효율이 저감되는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission circuit. In the related art, only one data can be transmitted per line in order to transfer data, thereby reducing data transmission efficiency.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 입력신호와 클럭신호를 입력받아 3로직 데이터를 생성하기 위한 3가지 레벨(하이,센터,로우)신호를 만들어 출력하는 코딩부와; 상기 코딩부에서 출력되는 신호를 입력받아 그 입력된 신호의 레벨에 따른 전압을 선택하여 출력하는 3로직 전송부와; 상기 3로직 전송부로부터 출력되는 전압을 입력받아 각기 다른 값을 가진 신호를 출력하는 3로직 수신부와; 상기 3로직 수신부로부터 입력되는 신호를 이용하여 입력신호와 클럭신호를 재생산하는 디코딩부로 구성한 장치를 제공하여 데이터 전송을 위한 데이터 라인을 2개에서 1개로 줄임으로써, 데이터 전송의 효율이 증대되는 효과가 있다.Accordingly, the present invention has been devised to solve the above-mentioned conventional problems, and generates and outputs three level (high, center, low) signals for receiving input signals and clock signals to generate three logic data. Wealth; A three logic transmitter which receives a signal output from the coding unit and selects and outputs a voltage according to the level of the input signal; A three logic receiver which receives a voltage output from the three logic transmitter and outputs a signal having a different value; By providing a device composed of a decoding unit for reproducing an input signal and a clock signal by using the signal input from the three logic receiving unit to reduce the data lines for data transmission from two to one, the efficiency of data transmission is increased have.
Description
본 발명은 신호전송회로에 관한 것으로, 특히 씨모스(CMOS)의 데이터 전송에 있어서, 하이(High), 센터(Center), 로우(Low)의 신호레벨을 이용하여 클럭과 클럭동기신호를 하나의 라인으로 전송하게 하는 신호전송회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal transmission circuit. In particular, in the data transmission of CMOS, a clock and a clock synchronization signal are combined using a signal level of high, center, and low. The present invention relates to a signal transmission circuit for transmitting a line.
종래에 있어 씨모스의 데이터 전송은 '하이'와 '로우'의 두 레벨신호를 이용하여 전송하는데, 출력의 최소 한계값(VOL)이 입력의 최소 한계값(VIL)보다 작으면 '로우'로 검출되며, 출력의 최대 한계값(VOH)이 입력의 최대 한계값(VIH)보다 크면 '하이'로 검출된다.Conventionally, the data transmission of CMOS is transmitted using two level signals of 'high' and 'low'. If the minimum limit value (V OL ) of the output is smaller than the minimum limit value (V IL ) of the input, the low If the maximum limit value (V OH ) of the output is greater than the maximum limit value (V IH ) of the input, it is detected as 'high'.
상기와 같이 종래의 기술에 있어서는 데이터를 전달하기 위해서는 1 라인당 1개의 데이터만이 전송 가능함으로써, 데이터 전송 효율이 저감되는 문제점이 있었다.As described above, in order to transfer data, only one piece of data can be transmitted per line, thereby reducing data transmission efficiency.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 하이(High), 센터(Center), 로우(Low)의 신호레벨을 이용하여 클럭과 클럭동기신호를 하나의 라인으로 전송하게 하는 장치를 제공하는데, 그 목적이 있다.Accordingly, the present invention was devised to solve the above-mentioned conventional problems, and transmits a clock and a clock synchronization signal on one line using signal levels of high, center, and low. To provide a device for that purpose, there is a purpose.
도 1은 본 발명 신호전송회로의 구성을 간략하게 보인 블록도.1 is a block diagram schematically showing the configuration of the signal transmission circuit of the present invention.
도 2는 도 1에서 코딩부의 일실시예 구성을 보인 회로도.FIG. 2 is a circuit diagram illustrating an embodiment of a coding unit in FIG. 1. FIG.
도 3은 도 1에서 3로직 전송부의 일실시예 구성을 보인 회로도.3 is a circuit diagram showing an embodiment configuration of a 3 logic transmitter in FIG.
도 4는 도 1에서 3로직 수신부의 일실시예 구성을 보인 회로도.4 is a circuit diagram showing an embodiment configuration of a three logic receiver in FIG.
도 5는 도 1에서 디코딩부의 일실시예 구성을 보인 회로도.FIG. 5 is a circuit diagram illustrating an embodiment of a decoding unit in FIG. 1. FIG.
도 6은 도 1의 코딩부에서 코딩 방법의 예를 보인 파형도.6 is a waveform diagram illustrating an example of a coding method in the coding unit of FIG. 1.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
10 : 코딩부 20 : 3로직 전송부10: coding unit 20: 3 logic transmission unit
30 : 3로직 수신부 40 : 디코딩부30: 3 logic receiving unit 40: decoding unit
PM1∼PM3 : 피-모스 트랜지스터 NM1∼NM4 : 엔-모스 트랜지스터PM1 to PM3: P-MOS transistor NM1 to NM4: N-MOS transistor
NAD1∼NAD3 : 낸드게이트 AND1 : 앤드게이트NAD1-NAD3: NAND gate AND1: AND gate
I1∼I4 : 인버터 DFF : 디 플립플롭I1 to I4: Inverter DFF: De-Flip-Flop
이와 같은 목적을 달성하기 위한 본 발명 신호전송회로는 입력신호와 클럭신호를 입력받아 3로직 데이터를 생성하기 위한 3가지 레벨(하이,센터,로우)신호를 만들어 출력하는 코딩부와; 상기 코딩부에서 출력되는 신호를 입력받아 그 입력된 신호의 레벨에 따른 전압을 선택하여 출력하는 3로직 전송부와; 상기 3로직 전송부로부터 출력되는 전압을 입력받아 각기 다른 값을 가진 신호를 출력하는 3로직 수신부와; 상기 3로직 수신부로부터 입력되는 신호를 이용하여 입력신호와 클럭신호를 재생산하는 디코딩부로 구성함을 특징으로 한다.In order to achieve the above object, the present invention provides a signal transmission circuit comprising: a coding unit configured to receive an input signal and a clock signal, and generate and output three level (high, center, and low) signals for generating three logic data; A three logic transmitter which receives a signal output from the coding unit and selects and outputs a voltage according to the level of the input signal; A three logic receiver which receives a voltage output from the three logic transmitter and outputs a signal having a different value; And a decoding unit for reproducing the input signal and the clock signal using the signal input from the three logic receiver.
상기 코딩부는 제1 입력단으로 입력되는 클럭신호를 반전하는 제1 인버터와; 제2 입력단으로 입력되는 입력신호를 반전하는 제2 인버터와; 상기 입력신호와 제1 인버터의 출력을 입력받아 낸드조합하여 제1 출력단으로 출력하는 제1 낸드게이트와; 상기 클럭신호와 제2 인버터의 출력을 입력받아 낸드조합하여 출력하는 제2 낸드게이트와; 상기 제2 낸드게이트의 출력을 다시 반전하여 제2 출력단으로 출력하는 제3 인버터로 구성함을 특징으로 한다.The coding unit includes a first inverter for inverting a clock signal input to a first input terminal; A second inverter for inverting the input signal input to the second input terminal; A first NAND gate which receives the input signal and the output of the first inverter and NAND-combines the output signals to a first output terminal; A second NAND gate which receives the clock signal and the output of the second inverter and outputs the NAND combination; And a third inverter for inverting the output of the second NAND gate and outputting the inverted output to the second output terminal.
상기 3로직 전송부는 소오스를 전원전압(이하 "VDD"라 함)에 연결한 피-모스 트랜지스터의 게이트를 코딩부의 제1 출력단에 연결하고, 드레인을 VDD/2에 연결한 제1 엔-모스의 게이트를 상기 코딩부의 제1 입력단에 연결하며, 드레인을 접지에 연결한 제2 엔-모스의 게이트를 상기 코딩부의 제2 출력단에 연결하고, 상기 피-모스 트랜지스터의 드레인 및 제1,2 엔-모스 트랜지스터의 소오스를 출력단에 공통으로 접속하여 구성함을 특징으로 한다.The 3 logic transfer unit connects a gate of a P-MOS transistor having a source connected to a power supply voltage (hereinafter referred to as “V DD ”) to a first output terminal of a coding unit, and a first N− connected to a drain of V DD / 2. The gate of the MOS is connected to the first input terminal of the coding unit, and the gate of the second N-MOS having the drain connected to the ground is connected to the second output terminal of the coding unit, and the drain and the first and second of the P-MOS transistor. The source of the N-MOS transistor is connected in common to the output terminal.
상기 3로직 수신부는 소오스를 전원전압에 공통으로 연결한 제1,2 피-모스 트랜지스터의 게이트와, 소오스를 접지에 공통으로 연결한 제1,2 엔-모스 트랜지스터의 게이트를 3로직 전송부의 출력단에 연결하고, 상기 제1 피-모스 및 엔-모스 트랜지스터의 드레인과, 상기 제2 피-모스 및 엔-모스 트랜지스터의 드레인을 각각 제1,2 출력단에 공통으로 연결하여 구성함을 특징으로 한다.The three logic receiver outputs the gate of the first and second P-MOS transistors having the source connected to the power supply voltage and the gates of the first and second N-MOS transistors having the source connected to the ground in common. And the drains of the first P-MOS and N-MOS transistors and the drains of the second P-MOS and N-MOS transistors are commonly connected to the first and second output terminals, respectively. .
상기 디코딩부는 3로직 수신부의 제1 출력단으로부터 입력되는 신호를 반전하는 인버터와; 상기 인버터의 출력과 상기 3로직 수신부의 제2 출력단으로부터 입력되는 신호를 앤드조합하여 출력하는 앤드게이트와; 상기 3로직 수신부의 제1,2 출력단으로부터 입력되는 신호를 낸드조합하여 출력하는 낸드게이트와; 상기 낸드게이트의 출력을 입력받아 상기 앤드게이트의 출력이 입력될 때 신호를 출력하는 디 플립플롭으로 구성함을 특징으로 한다.An inverter for inverting a signal input from a first output terminal of the third logic receiver; An AND gate for combining and outputting the output of the inverter and the signal input from the second output terminal of the third logic receiver; A NAND gate for NAND combining the signals input from the first and second output terminals of the 3 logic receiver; And a flip-flop that receives the output of the NAND gate and outputs a signal when the output of the AND gate is input.
이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명 신호전송회로의 구성을 간략하게 보인 블록도로서, 이에 도시한 바와 같이 입력신호(S1)와 클럭신호(clk)를 입력받아 3로직 데이터를 생성하기 위한 3가지 레벨(하이, 센터, 로우) 신호를 만들어 출력하는 코딩부(10)와; 상기 코딩부(10)에서 출력되는 신호(H,C,L)를 입력받아 그 입력된 신호의 레벨에 따른 전압을 선택하여(VDD또는 VDD/2 또는 Vss) 출력하는 3로직 전송부(20)와; 상기 3로직 전송부(20)로부터 출력되는 전압을 입력받아 각기 다른 값을 가진 신호를 출력하는 3로직 수신부(30)와; 상기 3로직 수신부(30)로부터 입력되는 신호를 이용하여 입력신호(S1)와 클럭신호(clk)를 재생산하는 디코딩부(40)로 구성한다.1 is a block diagram schematically showing the configuration of the signal transmission circuit of the present invention. As shown in FIG. 1, three levels (high, high) for receiving input signal S1 and clock signal clk and generating three logic data are shown in FIG. A coding unit 10 generating and outputting a center, low) signal; 3 logic transmission unit for receiving the signal (H, C, L) output from the coding unit 10 and selecting the voltage according to the level of the input signal (V DD or V DD / 2 or Vss) 20); A three logic receiver 30 which receives a voltage output from the three logic transmitter 20 and outputs a signal having a different value; The decoding unit 40 reproduces the input signal S1 and the clock signal clk by using the signal input from the three logic receiver 30.
이와 같이 구성한 본 발명에 따른 일실시예의 동작 과정 및 작용 효과를 설명하면 다음과 같다.Referring to the operation process and effect of the embodiment according to the present invention configured as described above are as follows.
도 2는 도 1에서 코딩부의 일실시예 구성을 보인 회로도로서, 이에 도시한 바와 같이 제1 인버터(I1)는 제1 입력단으로 입력되는 클럭신호(clk)를 반전하며, 제2 인버터(I2)는 제2 입력단으로 입력되는 입력신호(S1)를 반전하고, 이를 제1 낸드게이트(NAD1)에서 입력받아 낸드조합하여 제1 출력단(H)으로 출력하며, 또한 상기 클럭신호(clk)와 제2 인버터(I2)의 출력을 제2 낸드게이트(NAD2)에서 입력받아 낸드조합하여 출력하고, 이 출력을 제3 인버터(I3)에서 다시 반전하여 제2 출력단(L)으로 출력하며, 또한 상기 클럭신호(clk)는 제3 출력단(C)으로 출력하게 함으로써, 결국 상기 제1,2 출력단(H)(L)으로 출력되는 신호는 입력신호(S1)가 '0'이면 '로우'와 '센터'상태가 출력되고, '1'이면 '하이'와 '센터'가 출력되게 한다.FIG. 2 is a circuit diagram illustrating an exemplary configuration of a coding unit in FIG. 1. As shown in FIG. 1, the first inverter I1 inverts the clock signal clk input to the first input terminal and the second inverter I2. Inverts the input signal S1 input to the second input terminal, receives the NAND input from the first NAND gate NAD1, outputs the result to the first output terminal H, and also the clock signal clk and the second. The output of the inverter I2 is inputted from the second NAND gate NAD2, and outputs by combining the NAND. The output is inverted again by the third inverter I3 and outputted to the second output terminal L. The clock signal The clk outputs to the third output terminal C, so that the signal output to the first and second output terminals H and L is 'low' and 'center' when the input signal S1 is '0'. Status is output, and '1' causes 'high' and 'center' to be output.
도 3에 도시한 바와 같이 상기 코딩부(10)에서 출력한 각 신호들은 3로직 전송부(20)의 피-모스 트랜지스터(PM1) 및 제1,2 엔-모스 트랜지스터(NM1)(NM2)의 게이트로 각각 입력되는데, 상기 입력신호(S1)가 '1'이면 게이트를 코딩부(10)의 제1 출력단(H)에 연결한 상기 피-모스 트랜지스터(PM1)는 전원전압(이하 "VDD"라 함)을 출력단(out)으로 인가하며, 게이트를 상기 코딩부(10)의 제3 출력단(C)에 연결한 상기 제1 엔-모스 트랜지스터(NM1)는 VDD/2을 출력단(out)으로 인가하고, 게이트를 상기 코딩부(10)의 제2 출력단(L)에 연결한 제2 엔-모스 트랜지스터(NM2)는 턴-오프된다. 반대로 입력신호(S1)가 '0'이면 상기 피-모스 트랜지스터(PM1)는 턴-오프되고, 상기 제1,2 엔-모스 트랜지스터(NM1)(NM2)는 턴-온되어 출력단(out)으로 접지전압(Vss)이 출력하게 된다.As shown in FIG. 3, the signals output from the coding unit 10 may be converted into the P-MOS transistors PM1 and the first and second N-MOS transistors NM1 and NM2 of the 3 logic transmitter 20. When the input signal S1 is '1', the P-MOS transistor PM1 connecting the gate to the first output terminal H of the coding unit 10 is a power supply voltage (hereinafter, "V DD "). Is applied to an output terminal (out), and the first N-MOS transistor NM1 connecting a gate to the third output terminal C of the coding unit 10 outputs V DD / 2 to the output terminal (out). ) And the second N-MOS transistor NM2 having a gate connected to the second output terminal L of the coding unit 10 is turned off. On the contrary, when the input signal S1 is '0', the P-MOS transistor PM1 is turned off and the first and second N-MOS transistors NM1 and NM2 are turned on to the output terminal out. The ground voltage Vss is output.
상기 3로직 전송부(20)에서 출력된 신호(VDD, VDD/2, Vss)는 3로직 수신부(30)로 입력되는데, 도 4는 도 1에서 3로직 수신부의 일실시예 구성을 보인 회로도로서, 이에 도시한 바와 같이 소오스를 VDD에 공통으로 연결한 제1,2 피-모스 트랜지스터(PM2)(PM3)와, 소오스를 접지에 공통으로 연결한 제1,2 엔-모스 트랜지스터(NM3)(NM4)는 각기 채널 폭(W)과 길이(L)를 달리하여(PM2〈PM3, NM3〉NM4) 각 출력단(T1)(T2)으로 출력하며, 이를 디코딩부(40)에서 입력을 받아 디코딩을 수행을 하게 된다. 도 5는 도 1에서 디코딩부의 일실시예 구성을 보인 회로도로서, 이에 도시한 바와 같이 앤드게이트(AND1)는 상기 3로직 수신부(30)의 제1 출력단(T1)으로부터 입력되는 신호를 인버터(I3)에서 반전한 출력과 상기 3로직 수신부(30)의 제2 출력단(T2)으로부터 입력되는 신호를 앤드조합하여 출력하며, 낸드게이트(NAD3)는 상기 3로직 수신부(30)의 제1,2 출력단(T1)(T2)으로부터 입력되는 신호를 낸드조합하여 출력하고, 이 낸드게이트(NAD3)의 출력을 디 플립플롭(DFF)의 D입력단자로 입력받아 상기 앤드게이트(AND1)의 출력이 입력될 때 신호를 출력하게 된다.The signals V DD , V DD / 2, and Vss output from the 3 logic transmitter 20 are input to the 3 logic receiver 30, and FIG. 4 illustrates an exemplary configuration of the 3 logic receiver in FIG. 1. As shown therein, the first and second P-MOS transistors PM2 and PM3 having the source connected to V DD in common, and the first and second N-MOS transistors having the source connected to ground in common ( NM3 and NM4 output the outputs T1 and T2 with different channel widths W and lengths L (PM2 < PM3, NM3 > NM4), and the inputs are decoded by the decoding unit 40. Receive and decode. FIG. 5 is a circuit diagram illustrating an exemplary configuration of a decoding unit in FIG. 1. As shown in FIG. 1, the AND gate AND1 outputs a signal input from the first output terminal T1 of the three logic receiver 30 to the inverter I3. NAND gate NAND3 outputs the inverted output from the third logic receiver 30 and the input signal from the second output terminal T2 of the 3 logic receiver 30, and the NAND gate NAD3 outputs the first and second output terminals of the 3 logic receiver 30. A NAND combination of the signals input from (T1) and (T2) is output, the output of the NAND gate NAD3 is input to the D input terminal of the de-flip flop DFF, and the output of the AND gate AND1 is input. When the signal is output.
결국, 상기 3로직 수신부(30)의 출력은 상기 앤드게이트(AND1)와 디 플립플롭(DFF)을 통해 원래의 클럭신호(clk)와 데이터 신호(S1)로 변환된다.As a result, the output of the three logic receiver 30 is converted into the original clock signal clk and the data signal S1 through the AND gate AND1 and the de-flip flop DFF.
그러므로, 상기에서 설명한 바와 같이 본 발명은 한 라인의 데이터 신호의 경우 1 bA의 데이터를 전송할 수 있고, 3 로직의 경우에는 1.5 bA의 데이터를 전송할 수 있으나, 클럭신호의 경우 전 상태의 반대 상태라는 0.5 bA의 데이터만으로 처리가 가능함으로 타 신호와 같이 3 로직으로 데이터를 전송할 수 있다. 즉 클럭의 경우 하이전압에 0.5배로 스윙(swing)을 하게한 후, 데이터가 '0'이면 '로우'와 '센터'상태가 출력되고, 데이터가 '1'이면 '하이'와 '센터'가 나오게 함으로써, 도 6a, 도 6b에서와 같이 코딩할 수 있다. 이 신호를 전송한 후에 디코딩하여 원래의 신호로 변환함으로써, 결국 클럭과 클럭에 동기된 신호를 한 라인으로 전송이 가능하게 된다.Therefore, as described above, the present invention can transmit 1 bA of data for one line of data and 1.5 bA of data for 3 logic. Since only 0.5 bA of data can be processed, it can transmit data with 3 logic like other signals. That is, in case of clock, it is made to swing at high voltage by 0.5 times, and if the data is '0', 'low' and 'center' status is output. If the data is '1', 'high' and 'center' By coming out, it can be coded as shown in Figs. 6A and 6B. This signal is transmitted and then decoded and converted to the original signal, thereby enabling transmission of the clock and the clock-synchronized signal in one line.
이상에서 설명한 바와 같이 본 발명 신호전송회로는 데이터 전송을 위한 데이터 라인을 2개에서 1개로 줄임으로써, 데이터 전송의 효율이 증대되는 효과가 있다.As described above, the signal transmission circuit of the present invention reduces the data lines for data transmission from two to one, thereby increasing the efficiency of data transmission.
Claims (5)
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| KR1019980012876A KR100280465B1 (en) | 1998-04-10 | 1998-04-10 | Signal transmission circuit |
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| KR1019980012876A KR100280465B1 (en) | 1998-04-10 | 1998-04-10 | Signal transmission circuit |
Publications (2)
| Publication Number | Publication Date |
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| KR19990079960A true KR19990079960A (en) | 1999-11-05 |
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| KR1019980012876A KR100280465B1 (en) | 1998-04-10 | 1998-04-10 | Signal transmission circuit |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113160874A (en) * | 2021-04-23 | 2021-07-23 | 合肥恒烁半导体有限公司 | Segmented cycle counting output selection circuit and application thereof |
-
1998
- 1998-04-10 KR KR1019980012876A patent/KR100280465B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113160874A (en) * | 2021-04-23 | 2021-07-23 | 合肥恒烁半导体有限公司 | Segmented cycle counting output selection circuit and application thereof |
| CN113160874B (en) * | 2021-04-23 | 2023-12-12 | 恒烁半导体(合肥)股份有限公司 | Sectional type cycle count output selection circuit and application thereof |
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| Publication number | Publication date |
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