KR19990077953A - KAIST Vacuum Tunneling Transistor - Google Patents
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Abstract
본 발명은 평면형/수직형 진공 터널링 트랜지스터(KAIST Vacuum Tunneling Transistor : KVTT) 구조에 관한 것으로서, 특히 소스와 드레인이 대칭적으로 위치하는 평면 형상 또는 상하로 위치하는 수직 구조를 채택하여 집적도를 높일 수 있으며, 낮은 전압으로 진공 터널링 효과를 유도하여 구동이 가능하고 초고속 동작 주파수를 가질 수 있도록 한 진공 터널링 트랜지스터에 관한 것이다.The present invention relates to a planar / vertical type KAIST Vacuum Tunneling Transistor (KVTT) structure, and in particular, it is possible to increase the degree of integration by adopting a planar shape in which the source and drain are symmetrically positioned or a vertical structure located vertically. In addition, the present invention relates to a vacuum tunneling transistor capable of driving by inducing a vacuum tunneling effect at a low voltage and having an ultra-fast operating frequency.
이를 위하여, 평면 형상 구조에 있어서는 진공 채널을 사이에 두고 좌우로 도전체로 된 소스(S)와 드레인(D), 상기 소스(S)와 드레인(D) 아랫부분에 얇은 채널 절연체를 사이에 두고 일정한 폭으로 걸쳐서 형성하는 도전체로 된 게이트(G)와, 그리고 상기 게이트(G) 아랫부분에 상기 채널 절연체와 게이트(G)의 지지를 위한 절연체로 된 절연 몸체를 형성하고, 적절한 바이어스 전압을 상기 게이트(G), 소스(S) 및 드레인(D) 사이에 인가하여 상기 소스(S)에서 전자가 방출되어 상기 진공채널 영역을 지나 상기 드레인(D)쪽으로 이동이 가능하도록 구성하며, 수직 구조에 있어서도 수직으로 형성된 진공 채널을 사이에 두고 드레인(D)을 위쪽에 소스(S)를 아래쪽에 형성하고, 소스(S) 아래쪽에 얇은 절연체를 사이에 두고 일정한 폭의 게이트(G)를 구성한다.To this end, in a planar structure, a source S and a drain D made of conductors to the left and right with a vacuum channel interposed therebetween, and a thin channel insulator disposed between the source S and the drain D beneath. A gate G made of a conductor formed over the width G, and an insulating body made of an insulator for supporting the channel insulator and the gate G under the gate G, and applying an appropriate bias voltage to the gate G. (G) is applied between the source (S) and the drain (D) to emit electrons from the source (S) to move through the vacuum channel region toward the drain (D), even in a vertical structure A drain S is formed above the drain S with the vacuum channel formed vertically therebetween, and a gate G having a constant width is formed with the thin insulator disposed under the source S.
Description
본 발명은 평면형/수직형 진공 터널링 트랜지스터(KAIST Vacuum Tunneling Transistor : KVTT)에 관한 것으로서, 특히 소스와 드레인이 대칭적으로 위치하는 평면 형상 구조를 채택하여 집적도를 높일 수 있으며, 낮은 구동 전압으로 진공 터널링 효과를 유도하여 구동이 가능하고 초고속 동작 주파수를 가질 수 있도록 한 평면형/수직형 진공 터널링 트랜지스터에 관한 것이다.The present invention relates to a planar / vertical vacuum tunneling transistor (KAIST Vacuum Tunneling Transistor: KVTT), in particular, adopting a planar structure in which the source and the drain are symmetrically positioned to increase the degree of integration, and vacuum tunneling at a low driving voltage. The present invention relates to a planar / vertical vacuum tunneling transistor capable of driving an effect and having an ultra-fast operating frequency.
종래의 반도체 소자들에 있어서는 전류의 흐름이 반도체 내부에서 이루어 지기 때문에 반도체 내부의 결정격자나 불순물 등의 영향으로 인하여 전자의 이동속도가 정해진다. 한편 최근에 출현한 소자가 마이크로 팁(micro tip)형 진공 트랜지스터인데 이와 같은 진공 트랜지스터에서는 전자가 진공 속을 진행하기 때문에 이동속도에 제한이 없어서 초고속 동작이 가능한 반면에 단점은 그 구조상 대규모 집적이 어렵고 구동을 위해서 상대적으로 고전압 대전력이 필요한 단점이 있다.In the conventional semiconductor devices, since the current flows in the semiconductor, the moving speed of the electrons is determined by the influence of crystal lattice, impurities, etc. in the semiconductor. On the other hand, the recently emerged device is a micro tip type vacuum transistor. In such a vacuum transistor, since electrons proceed in a vacuum, the movement speed is not limited and ultra-high speed operation is possible, but the disadvantage is that the large scale integration is difficult due to its structure. There is a disadvantage in that a relatively high voltage and high power are required for driving.
다음에, 첨부한 도 1 및 도 2를 참조하여 상술한 종래 기술에 대하여 좀더 상세히 살펴본다.Next, with reference to the accompanying Figures 1 and 2 will be described in more detail with respect to the prior art described above.
도 1은 종래의 MOSFET(n-채널)의 기본 구조를 보여주고 있다. 이와 같은 형태의 일반적인 실리콘(Si) FET는 대략 20 ~ 30 GHz의 상한동작주파수(fT)를 가짐으로써 현재는 수 GHz정도의 발진기(VCO)가 거의 한계이고 수십 GHz이상의 초고주파용에 응용하기가 매우 어려우며 SOI와 GaAs FET는 Si FET보다는 좀더 높은 주파수의 고주파용으로는 사용 가능하지만 제조가 어렵고 가격이 비싸다는 단점을 안고 있다.1 shows the basic structure of a conventional MOSFET (n-channel). This type of general silicon (Si) FET has an upper operating frequency (f T ) of approximately 20 to 30 GHz, which is currently limited to an oscillator (VCO) of about several GHz and is not applicable to ultra high frequency of several tens of GHz or more. It is very difficult, and SOI and GaAs FETs can be used for higher frequency frequencies than Si FETs, but they are difficult to manufacture and expensive.
부연 설명하면, 소스(source)를 접지하고 게이트(gate, G)와 드레인(drain, D)에 전압을 인가하면 게이트(G) 아래 몸체 영역에 공간 전하 영역(space charge region)이 생성되어 문턱 전압(threshold voltage) 이상이 되면 게이트(G) 바로 아랫부분에 채널이 형성된다. 이런 상태를 MOSFET이 도통되었다고 말하며 n채널 MOS의 경우 전자가 소스에서 드레인(D)쪽으로 채널을 따라서 움직여 가게 된다. 이때 이 소자의 동작 속도는 소스로부터 출발한 전자가 드레인(D)에 도달하는데 걸리는 시간에 반비례하게 되며, 따라서 채널의 길이가 짧을수록 전자의 이동속도가 빠를수록 빠르게 되고, 소자의 빠르기를 표시하는 드레인 접지시 전류이득이 1이 되는 주파수 fT는 대략 전자의 이동도(μ)에 비례하고 채널 길이(L)의 제곱에 반비례한다.In detail, when the source is grounded and voltages are applied to the gates G and drains D, a space charge region is formed in the body region under the gates G so that a threshold voltage is generated. (threshold voltage) or more, the channel is formed directly below the gate (G). This is called MOSFET conduction, and in the case of n-channel MOS, electrons move along the channel from source to drain (D). At this time, the operation speed of the device is inversely proportional to the time taken for the electrons from the source to reach the drain (D). Therefore, the shorter the channel length, the faster the movement speed of the electron, and the faster the device. The frequency f T at which current gain becomes 1 at drain ground is approximately proportional to the mobility of electrons (μ) and inversely proportional to the square of the channel length (L).
여기에서 소자의 빠르기를 결정하는 요소들 가운데 이동도(μ)에 대하여 주목할 필요가 있다. 이와 같은 이동도는 물질에 따라 차이가 있으며 5×104[V/cm]보다 작은 전기장에서는 Si보다 GaAs속에서 약 5배정도 빠르며 따라서 GaAs를 이용하여 고속 트랜지스터를 만들 수 있게 된다. 한편, 채널 영역의 격자 구조를 제거해버린 즉, 채널 영역을 진공상태로 바꾸어 버린 소자를 만들 수 있다면 이동도의 제한을 받지 않기 때문에 전기장이 강할 수록 빠른 소자가 탄생할 수 있을 것임을 예측할 수 있다.Here, it is worth paying attention to the mobility μ among the factors that determine the fastness of the device. The mobility varies depending on the material, and in an electric field smaller than 5 × 10 4 [V / cm], it is about 5 times faster in GaAs than Si. Thus, high-speed transistors can be made using GaAs. On the other hand, if the device can be removed by removing the lattice structure of the channel region, that is, by changing the channel region into a vacuum state, it can be predicted that a faster device can be generated as the electric field is stronger because the mobility is not limited.
종래의 마이크로 팁을 가진 진공 트랜지스터는 도 2에 보이는 바와 같이 FED(Field Emission Display)의 구조를 변형시켜 만든 것으로 대략 1 THz의 주파수(fT)를 가진다. 따라서, 초고주파용 또는 종래 FET이상의 고주파용에 응용이 가능하다.Conventional micro-tip vacuum transistors are made by modifying the structure of a field emission display (FED) as shown in FIG. 2 and have a frequency f T of approximately 1 THz. Therefore, it is possible to apply to the ultra high frequency or high frequency of the conventional FET.
동 도면에 도시된 바와 같이, 일반적인 금속을 뾰족하게 가공하여 형성한 에노드(anode)에 수십 V 또는 100V이상의 고전압을 인가하고 게이트(G)에 수십 V의 높은 전압으로 에노드로 넘어가는 전자의 양을 조절하였다. 이렇게 높은 전압이 필요한 주된 이유는 팁과 게이트(G)간의 거리가 상대적으로 멀리 떨어져 있어서 높은 전압을 가해야만 어느 정도의 전자를 방출 및 제어가 가능케 되는 것이다. 따라서, 높은 에노드 전압과 게이트(G) 전압이 필요하고 마이크로 팁을 만드는 공정이 쉽지 않아서 군용 또는 극히 한정된 분야에만 쓰이거나 개발되어 왔다.As shown in the figure, a high voltage of several tens of V or more than 100 V is applied to an anode formed by sharply processing a general metal, and the amount of electrons transferred to the anode at a high voltage of several tens of V to the gate G. Was adjusted. The main reason for such a high voltage is that the distance between the tip and the gate G is relatively far, so that only a high voltage is required to release and control a certain amount of electrons. Therefore, a high anode voltage and gate (G) voltage is required and the process of making micro tips is not easy and has been used or developed only in military or extremely limited fields.
본 발명은 상술한 종래의 문제점을 해소하기 위하여 안출한 것으로서, 그 목적은 마이크로 팁과 같은 복잡한 구조가 아닌 종래의 MOS 트랜지스터와 유사한 형태로서 평면 혹은 수직 구조를 취하도록 함으로써, 집적도를 높일 수 있고, 일함수가 낮은 물질을 소스와 드레인 및 게이트측의 표면에 얇게 도포(coating)함으로써, 보다 낮은 전압으로 터널링 효과를 유도하여 구동을 가능케 하는 평면형/수직형 진공 터널링 트랜지스터를 제공하는데 있다.The present invention has been made to solve the above-mentioned conventional problems, the object of the present invention is to take a planar or vertical structure in a form similar to that of a conventional MOS transistor rather than a complicated structure such as a micro tip, thereby increasing the degree of integration, The present invention provides a planar / vertical vacuum tunneling transistor capable of driving by inducing a tunneling effect at a lower voltage by coating a material having a low work function on the surfaces of the source, drain, and gate sides.
아울러, 기존의 Si 및 GaAs 소자에서는 전자의 이동이 Si 혹은 GaAs 원자로 구성된 격자 내에서 움직이게 되므로 전자가 격자를 구성하고 있는 원자 또는 거기에 첨가된 불순물과 부딪히게 되어 이동이 자유스럽지 못하므로 이동속도 즉, 이동도에 제한이 따르게 되나, 본 발명에 따른 KVTT에서는 전자가 진공의 자유 공간(free space)상에서 이동이 가능하여 초고속 동작이 가능하도록 구현하고자 하는 것이다.In addition, in the existing Si and GaAs devices, since the movement of electrons moves in a lattice composed of Si or GaAs atoms, electrons collide with the atoms constituting the lattice or impurities added thereto, and thus the movement speed is not free. In the KVTT according to the present invention, electrons are movable in a free space of the vacuum, and thus ultra high speed operation is to be implemented.
따라서, 본 발명에 따른 수평 구조의 KVTT의 주된 특징은, 진공 채널을 사이에 두고 일정한 거리로 좌우로 도전체로 된 소스와 드레인과, 소스와 드레인 아랫부분에 얇은 채널 절연체를 사이에 두고 일정한 폭으로 걸쳐서 도전체로 된 게이트와, 게이트 아랫부분에 채널 절연체와 게이트의 지지를 위한 절연체로 된 절연 몸체를 형성하고, 적절한 바이어스 전압을 게이트, 소스 및 드레인 사이에 인가하여 소스에서 전자가 방출되어 진공채널 영역을 지나 드레인쪽으로 이동이 가능하도록 구성한 것이다.Therefore, the main feature of the horizontal structure of the KVTT according to the present invention is that the source and drain of the conductor to the left and right at a constant distance with the vacuum channel in between, and a constant width with a thin channel insulator between the source and the drain below. A gate of conductive material and an insulating body of a channel insulator and an insulator for supporting the gate under the gate, and an appropriate bias voltage is applied between the gate, the source, and the drain so that electrons are emitted from the source to form a vacuum channel region. It is configured to move through the drain toward.
한편, 본 발명에 따른 KVTT에서는 게이트의 인가 전압에 의하여 소스로부터 터널링효과로 탈출해 나온 자유 전자가 드레인을 향하여 이동해 가는데 있어서 진공상태인 자유 공간상에서 인접 소자의 드레인측으로 잘못 이끌리는 문제가 있을 수 있으며 이를 방지하기 위하여 소자간에 격벽을 형성하는 구조, 수직 구조의 KVTT, 또는 일정 부분을 식각하여 우물을 형성시키고 그 안에 소자가 위치하도록 하는 구조 등으로 제작하는 것이 중요한 다른 하나의 요소이다.Meanwhile, in the KVTT according to the present invention, there may be a problem in that free electrons escaping from the source due to the applied voltage of the gate are misdirected to the drain side of an adjacent element in a free space in a vacuum in moving toward the drain. In order to prevent this, another important element is to fabricate a barrier rib between devices, a KVTT of a vertical structure, or a structure to form a well by etching a predetermined portion and to place a device therein.
도 1은 종래의 MOSFET을 도시한 도면1 is a view showing a conventional MOSFET
도 2는 종래의 마이크로 팁형 진공 트랜지스터를 도시한 도면2 is a view showing a conventional micro-tip vacuum transistor
도 3a, 3b는 본 발명에 따른 기본 구조로서 종래의 MOSFET을 채널을 제거한 후 도치한 것과 유사한 형태로 도시한 사시 도면과 단면 도면3A and 3B are a perspective view and a cross-sectional view of a basic structure according to the present invention in a form similar to that in which a conventional MOSFET is removed after a channel is removed.
도 4는 상온에서 도체내의 전자가 열에너지를 받아 페르미준위 이상으로 활성화되었을 때 외부 전기장에 의한 전위 장벽의 변화와 전자의 확률 밀도 함수를 도시한 도면FIG. 4 is a diagram showing the potential density function of electrons and the change of the potential barrier caused by an external electric field when the electrons in the conductor are thermally energized at or above the Fermi level at room temperature.
도 5a, 5b는 채널과 인접한 소스, 드레인 및 게이트측에 저일함수 물질을 위치시킨 KVTT를 도시한 도면5A and 5B illustrate KVTT with low work function materials positioned on the source, drain and gate sides adjacent to the channel.
도 5c는 도 5a 구조의 저일함수 물질 위에 전기장 차단용 게이트(K1)를 추가한 구조를 도시한 도면FIG. 5C illustrates a structure in which an electric field blocking gate K1 is added on the low work function material of FIG. 5A.
도 5d는 비전도성 저일함수 물질을 소스, 드레인 및 채널에 걸쳐서 코팅한 구조를 도시한 도면FIG. 5D illustrates a structure in which a nonconductive low work function material is coated over a source, a drain, and a channel. FIG.
도 6a는 KVTT의 게이트와 소스를 도선으로 연결했을 때 형성되는 폐루프와 금속간의 접합과 접합에 존재하는 전하와 전기장을 도시한 도면FIG. 6A is a diagram showing charges and electric fields present in junctions and junctions between a closed loop and a metal formed when a gate and a source of a KVTT are connected by wires.
도 6b는 소스와 채널 절연체 그리고 게이트와 채널 절연체 사이에 저일함수 물질을 추가한 구조를 도시한 도면6B illustrates a structure in which a low work function material is added between a source and a channel insulator and a gate and a channel insulator;
도 7은 게이트와 소스간에 1V를 인가했을 때 전위의 변화를 유한 분할법(finite division method)을 이용하여 모의 실험을 한 결과를 도시한 도면FIG. 7 is a diagram showing the results of simulation of the change in potential when the 1V is applied between the gate and the source using the finite division method. FIG.
도 8a, 8b는 각각 도 6a, 6b의 구조에 소스와 게이트의 인접 부분의 채널 절연체에 양이온을 도핑한 도면8A and 8B doped with cations in the channel insulators of adjacent portions of the source and gate in the structures of FIGS. 6A and 6B, respectively.
도 9a, 9b는 도 5의 구조로부터 게이트의 중앙 부분을 제거하고 짧은 게이트를 소스와 드레인의 어느 한쪽 또는 양쪽에 형성시킨 구조를 도시한 도면9A and 9B illustrate a structure in which the central portion of the gate is removed from the structure of FIG. 5 and a short gate is formed on one or both of the source and the drain.
도 10은 여러 가지 구조에 따른 KVTT의 기호를 예시한 도면10 is a diagram illustrating a symbol of KVTT according to various structures
도 11은 Si, GaAs, InP 및 진공 각각에서의 전자가 L=0.5를 지나가는데 걸리는 이동시간(transit time)을 비교한 그래프11 shows electrons L = 0.5 in Si, GaAs, InP and vacuum, respectively. Graph comparing transit time for passing through
도 12a, 12b는 KVTT와 MOS의 고주파 소신호 등가 모델을 도시한 도면12A and 12B show high frequency small signal equivalent models of KVTT and MOS.
도 13a, 13b는 누설 전류를 포함하는 KVTT와 MOS의 저주파 등가 모델을 도시한 도면13A and 13B illustrate low frequency equivalent models of KVTT and MOS including leakage currents;
도 14는 절연체를 이용하여 우물 형태로 격리시킨 소자로 집적 회로를 구성한 구조를 일부 예시한 도면14 is a diagram illustrating a part of a structure in which an integrated circuit is constituted by an element insulated in a well form using an insulator
도 15a, 15b, 15c는 수직 구조형 KVTT를 단면도로 예시한 도면15A, 15B, and 15C are sectional views illustrating the vertical structure KVTT.
도 15d는 수직형 KVTT에서 소스와 채널 영역을 포괄하여 비전도성 저일함수 물질을 코팅한 구조를 도시한 도면FIG. 15D illustrates a structure in which a nonconductive low work function material is coated covering a source and a channel region in a vertical KVTT. FIG.
도 16a, 16b는 KVTT를 이용하여 설계한 인버터와 출력 완충단을 가진 인버터 회로를 예시한 도면16A and 16B illustrate an inverter circuit having an inverter designed using KVTT and an output buffer stage.
도 16c는 KVTT를 이용하여 설계한 다중 전류원 회로를 예시한 도면16c illustrates a multiple current source circuit designed using KVTT.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다. 이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.The above objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a, 3b는 본 발명에 따른 KVTT의 기본 개념을 보여주는 구조로서, 종래의 MOSFET의 채널을 진공상태로 바꾸고 아래와 위를 도치한 것과 유사한 형태로 도시한 사시 도면 및 단면 도면이다. 동 도면에서 소스(S)와 드레인(D) 및 게이트(G)는 전기 전도가 가능한 도전체로 생각할 수 있고 게이트(G)와 소스(S) 및 드레인(D)간은 얇은 채널 절연체를 사이에 두고 있는 구조이다. 여기에서 게이트(G) 위쪽 채널을 형성하고 있는 부분은 진공이고, 게이트(G) 옆쪽과 아래쪽 부분은 소자 전체의 지지를 위한 절연 몸체를 형성하고 있다.3A and 3B show a basic concept of the KVTT according to the present invention, which is a perspective view and a cross-sectional view of a channel of a conventional MOSFET in a vacuum state and in a form similar to that shown above and below. In the figure, the source (S), the drain (D), and the gate (G) can be regarded as conductors capable of electrical conduction, and the gate (G), the source (S), and the drain (D) have a thin channel insulator between them. It is a structure. Here, the portion forming the upper channel of the gate G is a vacuum, and the side and the lower portion of the gate G form an insulating body for supporting the entire device.
이와 같은 구조에서도 MOSFET처럼 게이트(G)에 전압을 인가하면 채널이 형성되고 전류가 쉽게 흐르게 될 것인가 하는 물음에 대한 대답은 간단치 않다. 왜냐하면 채널이 진공상태이기 때문에 금속내부의 격자 속에 머물고 있는 전자를 자유공간으로 끌어내는 일이 단순하지 않기 때문이다. MOSFET에 있어서는 채널이 형성되기 위해서 Si의 n+영역과 p영역간의 상대적인 페르미준위(fermi level)를 극복할 수 있을 만큼의 게이트(G)전압이 인가되면 문턱 조건이 만족되어 채널이 형성되며 소스(S)측의 전자를 자유공간으로까지 끌어낼 필요는 없었다. 하지만, 본 발명에 따른 새로운 형태의 소자 구조에서는 채널이 진공상태이기 때문에 전자를 자유공간으로 끌어내야 하며 이것은 금속에 따라 전자가 속박되어 있는 힘의 크기를 표시하는 일함수(work function)와 관련이 있기 때문이다. 금속의 종류에 따라 일함수가 다르기 때문에 전자를 끌어내기 위하여 필요한 전장의 세기도 달라야 하지만 일반적으로 매우 강한 전장의 세기가 요구된다. 따라서 전자의 방출과 전장의 세기가 어떻게 연관되어 있는 지를 이해하는 것이 매우 중요한데 바로 이와 같은 원리로 동작하고 있는 소자가 최근에 연구되고 있으니 그것이 바로 도 2에 보인 바와 같은 평판 표시장치인 FED를 구성하고 있는 기본 단위 소자인 마이크로 팁형 진공 트랜지스터이다.In such a structure, the answer to the question of whether applying a voltage to the gate (G) like a MOSFET will form a channel and allow the current to flow easily is not simple. Because the channel is in a vacuum, it is not simple to draw the electrons staying in the metal lattice into free space. In the MOSFET, when the gate (G) voltage is applied to overcome the relative fermi level between the n + and p regions of Si to form a channel, the threshold condition is satisfied to form a channel. It was not necessary to pull the electrons on the side to the free space. However, in the new device structure according to the present invention, since the channel is in a vacuum, electrons must be drawn into free space, which is related to a work function indicating the magnitude of the force in which the electrons are bound by metal. Because there is. Since the work function varies depending on the type of metal, the strength of the electric field required to attract electrons must be different, but a very strong electric field is generally required. Therefore, it is very important to understand how the emission of electrons is related to the strength of the electric field. A device operating on the same principle has recently been studied, which constitutes a flat panel display device as shown in FIG. It is a micro-tip vacuum transistor which is a basic unit device.
금속에서 진공으로 전자가 방출되는 것은 매우 큰 전기장에 의하여 금속 표면의 전위 장벽의 높이와 넓이가 줄어듦으로서 전자가 터널링효과에 의해 진공으로 나가게 된다. 일반적으로 팁형 전계 방출(field emission) 소자에서 사용되는 금속들의 일함수는 대략 3 ∼ 5 eV이고, 이러한 금속들로부터 전자를 외부로 방출시키는데 필요한 전기장의 세기는 107[V/cm] 이상이어야 한다. 하지만 특정 금속 화합물은 약 0.1 ∼ 1 eV 정도의 낮은 일함수를 가지고 105[V/cm] 정도의 전기장에서도 비슷한 크기의 전류가 흐른다. 비금속 물질 가운데는 다이아몬드와 같이 실제 일함수가 이보다 훨씬 낮은 물질도 있다. 이러한 일함수가 낮은 물질을 소스로 사용하거나 소스 위에 얇게 도포하여 낮은 전압에서 구동할 수 있는 KVTT를 만들 수 있다.The release of electrons from the metal into the vacuum reduces the height and width of the potential barrier on the metal surface by a very large electric field, which causes the electrons to go out into the vacuum by the tunneling effect. In general, the work function of metals used in tip type field emission devices is approximately 3 to 5 eV, and the electric field strength required to emit electrons from these metals to the outside should be 10 7 [V / cm] or more. . However, certain metal compounds have a low work function of about 0.1 to 1 eV and a similar magnitude of current flows in an electric field of 10 5 [V / cm]. Some nonmetallic materials, such as diamond, have much lower actual work functions. A low work function material can be used as a source or a thin coating on the source to create a KVTT that can be driven at low voltages.
도 4는 상온에서 외부에 인위적으로 전계를 인가했을 때 금속 내에서 진공으로의 터널링 효과를 도시한 도면이다. 무한대의 전위 장벽이 존재한다면 외부에서 전자가 존재할 확률이 0이 되지만 강한 전기장이 인가될 경우에는 전위 장벽의 높이가 낮아지고 폭이 좁아져서 진공에서 전자가 존재할 확률이 0이 되지 않는다. 즉, 어떤 전자는 자발적으로 금속 밖으로 뛰쳐나갈 수 있는 것이다. 이때 금속에서 나오는 전자의 전류 밀도는 Fowler-Nordheim 방정식을 따르는데 하기의 수학식 1과 같이 주어지는 것으로 알려져 있다.4 is a view showing the tunneling effect of the vacuum in the metal when an electric field is artificially applied to the outside at room temperature. If there is an infinite potential barrier, the probability of electrons from the outside becomes zero, but when a strong electric field is applied, the height of the potential barrier is lowered and narrowed so that the probability of electrons in the vacuum is not zero. That is, some electrons can spontaneously jump out of the metal. At this time, the current density of electrons coming out of the metal follows the Fowler-Nordheim equation, which is known to be given by Equation 1 below.
여기에서 Φ는 금속의 일함수와 관련된 전위차, t(y)는 방출된 전자의 이미지 힘(image force)을 고려한 타원 함수(elliptic function), ν(y)는 거의 1인 타원 함수, E는 금속 표면에 가해진 전기장의 세기[V/cm]를 표시한다. 또한 금속의 표면은 실제로 매끄럽지 않고 미시적인 돌출이 있을 수 있는데 이러한 돌출이 있을 경우에는 표면에서의 전기장의 세기가 훨씬 증가하여 더 많은 전자가 방출될 수 있다.Where Φ is the potential difference associated with the work function of the metal, t (y) is the elliptic function taking into account the image force of the emitted electrons, ν (y) is the elliptic function with almost 1, E is the metal Indicate the intensity [V / cm] of the electric field applied to the surface. In addition, the surface of the metal may actually have a smooth, microscopic protrusion, whereby the intensity of the electric field at the surface is much increased, allowing more electrons to be emitted.
다시 도 3의 본 발명에 따른 KVTT의 기본구조를 살펴보면, 이 구조에서는 소스(S)측으로부터 방출되는 전자가 전류의 흐름을 결정하는데 전자의 방출량은 진공채널과 소스(S)간의 인접부분의 전계의 세기와 소스(S)를 결정하는 도전체의 일함수의 크기에 따라 달라지게 된다. 또한 진공채널과 소스(S)간의 인접부의 전계의 세기는 게이트(G)와 소스(S)간에 인가하는 전압의 크기와 그 사이의 채널 절연체의 두께의 함수가 된다.Referring to the basic structure of the KVTT according to the present invention of FIG. 3 again, in this structure, the electrons emitted from the source S side determine the flow of current, and the emission amount of the electrons is the electric field of the adjacent portion between the vacuum channel and the source S. It depends on the strength of the and the size of the work function of the conductor to determine the source (S). In addition, the strength of the electric field in the vicinity between the vacuum channel and the source S is a function of the magnitude of the voltage applied between the gate G and the source S and the thickness of the channel insulator therebetween.
따라서, 수학식 1로부터 소스(S) 금속의 일함수(qΦ)와 전계의 세기가 주어지면 전류밀도(J)를 알 수 있게 되는데 전류 밀도를 크게 하기 위해서는 일함수를 작은 물질로 선택하고 게이트(G) 소스(S)간의 전압(VGS)을 증가시켜 E를 크게 하면 됨을 알 수 있다. 만일 소스(S)를 텅스텐(W)이나 몰리브텐(Mo)으로 선택하는 경우에는 일함수가 약 4.5eV로 주어지며 이것은 지나치게 큰 값이 된다. 반면 다이아몬드(diamond) 혹은 다이아몬드형 탄소(diamond-like carbon)는 아주 낮은 일함수를 가지며 이러한 물질로 소스(S)를 형성할 경우 아주 낮은 전기장에서도 원하는 전류 밀도를 얻을 수 있다. 그러나 다른 한편으로 저일함수 물질의 도전성(conductivity)과 제작 공정을 고려하여 전도성이 좋은 다른 도전체로 일차 소스(S)를 형성시킨 다음 그 위에 저일함수 물질을 코팅하는 방법을 생각할 수 있다.Therefore, given the work function (qΦ) of the source (S) metal and the strength of the electric field from Equation 1, the current density (J) can be known. In order to increase the current density, the work function is selected as a small material and the gate ( G) It can be seen that E can be increased by increasing the voltage V GS between the sources S. If the source S is selected as tungsten (W) or molybdenum (Mo), the work function is given to about 4.5 eV, which is too large. Diamonds or diamond-like carbons, on the other hand, have a very low work function and when the source (S) is formed from these materials, the desired current density can be achieved even at very low electric fields. On the other hand, in consideration of the conductivity and manufacturing process of the low work function material, a method of forming a primary source S with another conductor having good conductivity and then coating the low work function material thereon can be considered.
상술한 바와 같이 전도성이 좋은 도체 위에 저일함수 물질을 코팅한 구조를 보여주는 도면이 도 5a, 5b, 5c 및 5d이다. 이러한 구조로서 기존의 진공 트랜지스터와 달리 전자가 튀어나오는 부분 즉, 채널과 인접한 소스(S)의 가장 자리 부분의 전장의 세기를 낮은 게이트(G) 전압에 의해서도 충분히 강하게 할 수 있다. 왜냐하면 게이트(G)-소스(S)간의 채널 절연체의 두께가 매우 얇으며, 또한 비유전율 εr인 절연체를 게이트(G)와 소스(S) 사이에 형성시킴으로써 동일한 전압으로 소스(S)와 인접한 진공채널에서의 전기장의 세기를 εr배만큼 증폭시킬 수 있기 때문이다. 그리고 곡률 반경이 작아지면 표면의 전기장의 세기가 커지는데, 동 도면에서와 같이 소스(S)와 채널이 만나는 모서리 부분에 형성된 곡률 반경에 의하여 전기장의 세기 또한 크게 증가될 수 있다.5A, 5B, 5C, and 5D illustrate a structure in which a low work function material is coated on a conductive material as described above. With this structure, unlike the conventional vacuum transistor, the strength of the electric field of the portion where the electrons protrude, that is, the edge of the source S adjacent to the channel can be sufficiently strong even by the low gate G voltage. Because the thickness of the channel insulator between the gate G and the source S is very thin, and an insulator having a relative dielectric constant ε r is formed between the gate G and the source S to be adjacent to the source S at the same voltage. This is because the intensity of the electric field in the vacuum channel can be amplified by ε r times. And as the radius of curvature decreases, the intensity of the electric field of the surface increases. As shown in the figure, the strength of the electric field may also be greatly increased by the radius of curvature formed at the corner portion where the source S and the channel meet.
KVTT에서도 일반적인 MOSFET에서의 Early 효과와 같은 현상이 일어날 수 있다. 즉, 소스와 드레인 사이의 거리가 매우 짧아지면 드레인 전압에 의해 유기된 전장에 의해 소스측의 저일함수 물질에서 방출되는 전자의 양이 증가할 수 있다.In KVTT, the same phenomenon as that of the early effect in a general MOSFET can occur. That is, when the distance between the source and the drain becomes very short, the amount of electrons emitted from the low work function material on the source side may increase due to the electric field induced by the drain voltage.
이를 방지하기 위하여 소스측 저일함수 물질의 표면 중 대부분의 전자가 방출되는 영역을 제외한 곳에 드레인에 의해 유기된 전기장을 차단(Shielding)하기 위한 금속을 형성시킨 구조가 도 5c에 나타나 있다. 이러한 구조에서 소스 위에 저일함수 물질을 도포한 경우에는 저일함수 물질 위에 금속층인 전기장 차단 게이트(K1)을 추가로 형성시킨 후 소스와 연결하여 소스와 등전위가 되도록 하며, 저일함수 물질 위에 소스를 형성시킨 경우에는 다른 절연체를 올리 후 그 위에 금속층을 형성시킨 다음 절연체를 식각하는 방법으로 구성할 수 있으며 후술하는 도면들에 모두 적용 가능하다.To prevent this, a structure in which a metal for shielding an electric field induced by a drain is formed in the surface of the source-side low work function material except for a region where most electrons are emitted is shown in FIG. 5C. In this structure, when the low work function material is applied on the source, an electric field blocking gate (K1), which is a metal layer, is additionally formed on the low work function material and then connected to the source so as to have an equipotential with the source, and the source is formed on the low work function material. In this case, after the other insulator is raised, a metal layer may be formed thereon, and then the insulator may be etched.
도 5d는 다이아몬드형 탄소와 같이 저일함수 물질이 비전도성일 경우, 저일함수 물질을 채널 영역을 포함하여 드레인(D)과 소스(S)에 걸쳐서 연결하여 얇게 코팅한 예를 보여준다. 이러한 구조에서도 소스(S)측에서 쉽게 전자 방출이 일어날 수 있으며 실제 제작이 용이한 장점이 있다. 도 5b와 도 5c의 경우에 대해서도 채널 영역의 채널 절연체 위에 저일함수 물질층을 코팅하여 드레인과 소스가 연결된 동일한 구조로 만들 수 있다.FIG. 5D shows an example in which the low work function material is non-conductive, such as diamond-like carbon, and the low work function material is thinly coated by connecting the drain D and the source S including the channel region. Even in such a structure, electron emission may easily occur on the source S side, and there is an advantage in that it is easy to manufacture. 5B and 5C, the low work function material layer may be coated on the channel insulator in the channel region to form the same structure in which the drain and the source are connected.
한편, 도전체 위에 저일함수 물질을 코팅하는 경우 두 물질간 일함수의 차이로 인한 문제점은 없는지 알아보아야 한다. 좀 더 나아가서 게이트(G) 도전체와 소스(S) 도전체가 서로 다른 일함수를 가진 것도 유사한 문제이며 또한 게이트(G)와 소스(S)간을 연결하는 도선의 일함수가 다를 때에 이종 도체간의 접합부에서 발생할 수 있는 문제에 대해서도 알아 보아야 한다.On the other hand, when coating a low work function material on the conductor should be checked whether there is a problem due to the difference in the work function between the two materials. Furthermore, the similar problem is that the gate (G) conductor and the source (S) conductor have different work functions, and when the work function of the conductor connecting the gate (G) and the source (S) is different, Attention should also be given to possible problems at the junction.
이와 같은 관계를 알아보기 위하여 일함수가 서로 다른 두 종류의 도체를 절연체를 사이에 두고 거리를 달리하여 접합시키는 경우를 가정하여 보기로 하자. 여기에서 두 도체간의 간격을 각각 dm1,dm2라 할때 dm1<<dm2라 한다면 두 도체간의 일함수의 차이 값을 qΔΦm(=qΦm1- qΦm2)으로 표시할 경우 ΔΦm은 두 도체간에 존재하는 전위차를 의미하게 된다. 즉 ΔΦm이라는 전위차가 절연체을 사이에 두고 존재할 때 각각의 도체와 절연물 사이의 경계면에는 각각 일정량의 전하(±ΔQ)가 존재하게 되며 절연물 내부에는 전장(E)이 형성된다.In order to examine such a relationship, it is assumed that two different types of conductors are joined at different distances with an insulator interposed therebetween. When the distance between the two conductors, each d m1, m2 d d d where, if m1 m2 << d d a difference in the work function between the two conductors qΔΦ m - when represented by (m1 = qΦ qΦ m2) ΔΦ m is It means the potential difference between two conductors. That is, when a potential difference of ΔΦ m exists between the insulators, a certain amount of charge (± ΔQ) is present at the interface between each conductor and the insulator, and an electric field E is formed in the insulator.
이때, 두 도체 양단에 외부에서 전압을 인가하면 절연 이격거리가 큰 경우(dm2)에는 아주 큰 전위차가 걸리는 경우를 제외하면 전자가 절연체를 건너갈 수 없으므로 전류가 흐르지 않는다. 그러나 이격거리가 아주 짧은 경우(dm1)에는 터널링 효과에 의하여 쉽게 절연체를 뚫고 지나갈 수 있게 된다.At this time, when a voltage is applied from both ends of the two conductors externally, the current does not flow because electrons cannot cross the insulator except when a large potential difference is applied (d m2 ). However, when the separation distance is very short (d m1 ), the tunneling effect can easily penetrate the insulator.
상술한 바와 같은 배경 하에서 도 5로 다시 돌아와서 소스와 게이트가 도선으로 연결된 경우를 가정하여 소스(S)와 게이트(G)간의 접합면을 확대시킨 구조가 도 6에 도시되어 있다. 동 도면에서 소스(S), 게이트(G), 드레인(D) 그리고 도선은 모두 동일한 도전체이며 소스(S)의 일부는 도전성 저일함수 물질로 코팅되어 있다고 가정하면, 여기에서 소스(S)와 채널 절연체 및 게이트(G)를 연결하는 점선을 따라 생각해 볼때 "소스-접합#1-저일함수 물질-접합#2-게이트"의 구조로 연결되어 있음을 알 수 있다. 즉, 두 종류의 금속이 두 곳의 접합을 사이에 두고 폐루프를 형성하고 있는 것이다. 그런데 접합#1은 이격거리가 없이(dm1≒ 0) 직접 연결되어 있으므로 두 금속간의 일함수 차이에 의한 전위차이는 접합점을 사이에 두고 존재하지만 터널링 효과에 의하여 전자의 이동이 두 금속간을 거의 자유롭게 넘나들 수 있으며 이런 접합을 이름하여 저항성 접합(ohmic contact)이라 칭한다.Referring to FIG. 5, the structure in which the junction surface between the source S and the gate G is enlarged on the assumption that the source and the gate are connected with the conductive line under the background described above is illustrated in FIG. 6. In the figure, assuming that the source S, the gate G, the drain D and the conducting wire are all the same conductors, and a part of the source S is coated with a conductive low work function material. Considering the dashed lines connecting the channel insulator and the gate G, it can be seen that they are connected in the structure of "source-junction # 1-low work function material-junction # 2-gate". In other words, two kinds of metals form a closed loop with two junctions in between. However, because junction # 1 is directly connected without a separation distance (d m1 ≒ 0), the potential difference due to the work function difference between the two metals exists between the junctions, but due to the tunneling effect, electrons move almost freely between the two metals. These junctions may be called and called ohmic contacts.
한편, 저일함수 물질과 게이트(G)간의 접합#2의 이격거리 dm2는 접합#1의 이격거리 dm1에 비하여 매우 멀리 (dm1<<dm2) 떨어져 있으므로 터널링 효과를 기대할 수 없게 되어 전자가 이동할 수 없다. 하지만 저일함수 물질과 게이트(G)사이에는 물질간의 일함수 차이에 해당하는 크기의 전위차가 절연체를 사이에 두고 존재하게 된다. 따라서 절연체의 양측 접합 경계면에는 ±ΔQ의 전하가 각각 존재하게 된다.On the other hand, the separation distance d m2 of the junction # 2 between the low work function material and the gate G is very far (d m1 << d m2 ) from the separation distance d m1 of the junction # 1, so the tunneling effect cannot be expected. Can not move. However, there is a potential difference between the low work function material and the gate G having a size corresponding to the work function difference between the materials with the insulator interposed therebetween. Therefore, charges of ± DELTA Q exist at both junction interfaces of the insulator.
즉, 도 6a의 접합 #2를 확대한 그림에서와 같이 절연체를 사이에 두고 +ΔQ는 소스(S)측의 저일함수 물질쪽에 -ΔQ는 게이트(G)쪽에 각각 존재하여 절연체 내부의 전장의 방향은 도면과 같이 소스(S)에서 게이트(G)를 향하여 존재하게 된다. 상술한 바와 같은 방향으로 존재하는 전장의 방향은 게이트(G)와 소스(S)간에 전압을 인가하여 이 소자를 구동하고자 할 때 극복해야 할 오프셋(offset) 전압으로 작용하며 소스(S) 측으로부터 전자 방출을 저해하는 영향을 주게 된다. 반도체 소자인 MOSFET과 비교하다면 문턱 전압(threshold voltage)이 ΔΦ만큼 더 높아지는 결과를 가져온다고 말할 수 있다. 따라서 문턱 전압을 낮게 하기 위해서는 게이트(G) 측의 도체 역시 낮은 일함수를 가지는 물질을 선택하여야 함을 알 수 있으며 도 6b는 소스(S) 측에 코팅한 저일함수 물질을 게이트(G) 측에도 사용하고 그 아래에 기존의 도체(Al)를 접합시킨 구조를 보여주고 있다. 여기에서 게이트(G) 측에 형성되는 접합 #3은 접합 #1과 마찬가지로 저항성 접합이 되므로 게이트(G)와 소스(S)간에는 더 이상 오프셋 전압이 존재하지 않게 되며 따라서 이와 같은 방법으로 일함수 차이에 의한 문턱 전압 상승 문제는 해결될 수 있다. 도 6b의 경우 다른 하나의 특징은 저일함수 물질을 소스(S)측 도체 위에 도포하는 대신 절연체 위에 먼저 도포한 후 그 위에 도체를 도포하여 소스(S)를 구성한 형태이며 이 경우에도 전술한 바와 마찬가지로 동일한 동작을 하게 된다.That is, as shown in the enlarged view of junction # 2 of FIG. 6A, + ΔQ is on the side of the low work function material on the source S side, and -ΔQ is on the gate G side, respectively, to indicate the direction of the electric field inside the insulator. Is present toward the gate G from the source S as shown in the figure. The direction of the electric field existing in the direction as described above acts as an offset voltage to be overcome when driving the device by applying a voltage between the gate G and the source S and from the source S side. This has the effect of inhibiting electron emission. Compared to the semiconductor device MOSFET, it can be said that the threshold voltage is higher by ΔΦ. Therefore, in order to lower the threshold voltage, the conductor of the gate G side should also select a material having a low work function, and FIG. 6B uses the low work function material coated on the source S side to the gate G side. And it shows a structure in which the existing conductor (Al) bonded below it. In this case, since junction # 3 formed on the gate G side is a resistive junction like junction # 1, there is no longer an offset voltage between the gate G and the source S. Therefore, the work function difference is different in this way. The problem of the threshold voltage increase due to the above problem can be solved. In the case of FIG. 6B, another feature is that the low-function material is applied on the insulator first instead of the source S side conductor, and then the conductor is formed thereon to form the source S. In this case as well, Will do the same.
이번에는 소스(S) 측 저일함수 물질으로부터 채널 쪽으로 전자가 튀어나올 수 있는지에 대한 문제를 생각하여 보자. 저일함수 물질의 끝부분을 시작점으로 드레인(D) 방향을 도 6a, 6b에 보인 바와 같이 x방향으로 표시하기로 하자. 이때 x=0인 점에서 저일함수 물질으로부터 채널로 전자가 넘어오기 위해서는 일함수의 차이를 극복해야 한다. 즉 채널의 준위는 진공준위(Vacuum level)이므로 저일함수 물질 자체의 일함수를 어떻게 극복할 수 있는가 하는 문제가 된다. 이것은 게이트(G)와 소스(S) 사이에 전압을 인가함으로써 가능하게 되며 이것은 도 4에서 보여주는 바와 같이 터널링 효과에 의해서 가능하다. 즉, 게이트(G)와 소스(S) 사이에 전위차가 존재하게 되면 절연체 내부의 전계의 세기는 "E=V/d"의 관계로부터 대략 정해지게 된다. 이때 x방향으로도 전계가 존재하며 이것을 가장자리 전기장(fringing field)라고 한다. 이 가장자리 전기장의 크기는 x=0근처에서 최대가 되며 소스(S) 측에서 멀어질 수록(x > 0) 감소하게 된다.Now consider the question of whether electrons can protrude from the low work-function material on the source (S) side toward the channel. As the starting point of the end of the low work function material, the drain (D) direction will be indicated in the x direction as shown in FIGS. 6A and 6B. In this case, in order for electrons to flow from the low work function material to the channel at x = 0, the work function difference must be overcome. That is, the level of the channel is a vacuum level (Vacuum level) is a problem how to overcome the work function of the low work-function material itself. This is made possible by applying a voltage between the gate G and the source S, which is made possible by the tunneling effect as shown in FIG. That is, when a potential difference exists between the gate G and the source S, the strength of the electric field in the insulator is approximately determined from the relationship of "E = V / d". At this time, an electric field exists in the x direction, which is called a fringing field. The magnitude of this edge electric field is maximum near x = 0 and decreases away from the source S side (x> 0).
도 7은 이와 같은 경향을 보여주는 도면으로서, 소스(S)와 게이트(G)가 동일한 물질이며 둘 사이의 이격거리(dm2)를 20㎚로 하되 절연체 대신 진공으로 가정한 경우 그 사이에 1V의 전위차를 인가하였을 때 채널 방향(x 방향)으로의 전위분포가 변화해 가는 모습을 도시한 것이다. 여기에서 가장 중요한 값이 x=0 부근에서의 전계의 세기이며 그 세기가 강할 수록 도 4에 도시된 바와 같은 원리에 의하여 터널링이 쉽게 일어날 수 있게 되며 이로 인한 전류의 흐름은 수학식 1에 의해 어느 정도 예측이 가능하다.FIG. 7 is a diagram showing this tendency, where the source S and the gate G are of the same material, and the separation distance d m2 between them is set to 20 nm, but is assumed to be vacuum instead of an insulator. The potential distribution in the channel direction (x direction) changes when the potential difference is applied. The most important value here is the strength of the electric field in the vicinity of x = 0, and the stronger the strength, the easier the tunneling can occur according to the principle shown in FIG. Prediction is possible.
한편, 도 7의 결과는 소스(S)와 게이트(G) 사이의 절연층을 진공으로 가정하였을 때 얻어진 결과이며 절연층의 유전율을 고려하면 많은 차이가 나게 된다. 예를 들어 SiO2를 절연체로 사용하는 경우를 살펴보자. SiO2의 비유전율을 εr≒4라고 할때 상술한 바와 동일한 조건에서 x 방향의 전계의 세기가 도 7의 경우와 거의 동일한 크기를 가지도록 하기 위해서는 소스와 게이트간 이격거리 dm2를 εr배 즉, 약 80nm로 하여야 한다. 따라서 절연층 SiO2내부에서의 전계의 세기 E는 이격거리 dm2가 4배로 증가하는 경우에 동일한 게이트-소스간 전위차 1 V에 대해서 4분의 1로 감소하게 되며, 그럼에도 불구하고 전속 밀도 D는 "D=εrε0E"의 관계로부터 이전과 동일한 값을 유지하게 된다. 따라서 진공 채널에서의 x 방향의 전계의 세기는 전속 밀도 D가 게이트로부터 절연체-진공 채널의 일부-소스와 같은 경로로 형성되며 진공 채널을 통과하는 경로가 길어질수록 약해지겠지만 소스전극의 가장자리에서 경계조건을 생각할 때 소스와 인접하는 가장 자리 진공 채널의 전속 밀도 D는 인접하는 절연체 내부에서의 전속 밀도와 크게 다르지 않을 것이므로 소스와 인접하는 채널의 진공 가장 자리에서 전계의 세기 E의 크기는 인접하는 절연체 내부에서 보다 약 εr배 강하게 되며, 바꾸어 말하면 x=0 부위의 진공채널의 가장 자리에서 가장 강하고 x가 증가함에 따라 감소해 가는 경향을 보이게 된다.On the other hand, the result of FIG. 7 is a result obtained assuming that the insulating layer between the source (S) and the gate (G) is a vacuum, and there are many differences in consideration of the dielectric constant of the insulating layer. For example, consider using SiO 2 as an insulator. The dielectric constant of SiO 2 ε r ≒ 4 that the order to the intensity of the x-direction electric field at the same conditions as described above have the substantially same size as in the case of Figure 7 spaced between the source and gate distance d m2 ε r to This should be about 80 nm. Therefore, the strength E of the electric field inside the insulating layer SiO 2 decreases to one quarter for the same gate-source potential difference 1 V when the separation distance d m2 is increased by four times. The same value as before is maintained from the relationship of "D = ε r ε 0 E". Therefore, the strength of the electric field in the x direction in the vacuum channel is formed by the flux density D in the same path as the insulator-part of the vacuum channel from the gate and weakens as the path through the vacuum channel becomes longer, but at the edge of the source electrode. Considering that the flux density D of the edge vacuum channel adjacent to the source will not differ significantly from the flux density inside the adjacent insulator, the magnitude of the field strength E at the vacuum edge of the channel adjacent to the source is equal to the inside of the adjacent insulator. It is about ε r times higher than in, in other words, it is strongest at the edge of the vacuum channel at x = 0 and tends to decrease as x increases.
결과적으로 소스(S)측 저일함수 물질로부터의 전자방출은 채널과 인접한 가장 자리 부위(x=0)로부터 전계의 세기가 가장 강한 진공채널 중으로 방출되게 되며 방출된 전자는 게이트에 인가되어 있는 전위에 이끌려 일정량의 전하가 채널 영역의 절연층 위에 쌓이게 되고, 이런 상태에서 일부 전하는 드레인(D) 전위에 이끌려 빠져나가면서 다시 동일한 양만큼 소스(S)로부터 공급되는 형태로 전류의 흐름이 형성된다. 한편, 진공중으로 방출되어 채널의 절연층 위에 존재하는 전하는 절연층의 두께와 절연층 표면에 형성되는 표면 에너지 준위에 의하여 상당한 고압이 인가되지 않는 한 게이트(G)측으로의 터널링은 쉽게 일어나지 않으며, 게이트 측의 안전한 인가 전압 범위는 절연층의 종류 및 두께의 함수가 된다.As a result, electron emission from the low work function material on the source (S) side is emitted from the edge region (x = 0) adjacent to the channel into the vacuum channel having the strongest electric field, and the emitted electrons are discharged to the potential applied to the gate. As a result, a certain amount of electric charge is accumulated on the insulating layer of the channel region, and in this state, some electric charge is drawn out by the drain D potential, and the current flows in the form of being supplied from the source S again by the same amount. On the other hand, the charges emitted into the vacuum and present on the insulating layer of the channel do not easily tunnel to the gate G unless significant high pressure is applied due to the thickness of the insulating layer and the surface energy level formed on the surface of the insulating layer. The safe applied voltage range on the side is a function of the type and thickness of the insulating layer.
상술한 설명은 소스(S)의 표면에 도전성 저일함수 물질이 코팅되어 있는 경우에 대한 것이며, 비전도성 물질인 다이아몬드 또는 다이아몬드형 탄소가 코팅되어 있는 경우에는 저항성 접합을 잘 설명하기 어렵다. 하지만 이 경우에도 상술한 바와 같이 유사하게 코팅된 표면으로부터 낮은 전장의 세기에서도 전자방출이 쉽게 잘 일어나는 현상이 실험적으로 관측되었다.The above description is for the case where the conductive low work function material is coated on the surface of the source S, and when the diamond or diamond-like carbon which is a non-conductive material is coated, it is difficult to explain the resistive bonding well. However, even in this case, the phenomenon that electron emission easily occurs even at low electric field strength from the similarly coated surface was experimentally observed.
한편, 다시 도 6으로 돌아가서 고찰해 보면 게이트(G) 전압에 의하여 소스(S)로부터 전자가 방출되어 전류가 흐를 때 이 전류의 크기가 어느 값 이상이 되는 게이트(G) 소스(S)간 문턱 전압에 대해서 좀 더 자세히 살펴보기로 하자. 도 6a, 6b를 비교하여 볼 때 상술한 바와 같이 도 6b의 경우가 문턱 전압이 더 낮게 된다. 이런 구조에 있어서 문턱 전압의 크기는 게이트(G)-소스(S)간 절연체의 두께 및 절연 물질의 유전율 그리고 채널과 만나는 소스(S) 측 가장자리 부분의 곡률 반경의 함수가 된다.Meanwhile, referring back to FIG. 6, when the electrons are emitted from the source S by the gate G voltage and the current flows, the threshold between the gate G sources S in which the magnitude of the current becomes more than a certain value is increased. Let's take a closer look at the voltage. In comparison with FIGS. 6A and 6B, as described above, the threshold voltage is lower in the case of FIG. 6B. In this structure, the magnitude of the threshold voltage is a function of the thickness of the insulator between the gate G and the source S, the dielectric constant of the insulating material and the radius of curvature of the edge portion of the source S side that meets the channel.
하지만, 이런 소자는 항상 문턱 전압이 0보다 큰 값을 가지게 되며 VGS= 0일 때에는 전류가 흐를 수 없으므로 차단 상태에 있게 된다. 그러나 응용 분야에 따라서는 VGS= 0일 때에도 소자가 도통 상태에 있도록 할 필요가 있다. 즉, 문턱 전압이 0보다 작은 소자가 꼭 필요한 경우가 많으며 이것은 KVTT에서는 특히 반도체 소자와는 달리 상보형(P-형) 소자가 존재하지 않기 때문에 더욱 그러하다. 문턱 전압을 Vt라 할 때 Vt < 0인 소자를 얻기 위한 한가지 방법은 도 8a, 8b에 나타난 바와 같다. 즉, 게이트(G)-소스(S)간 얇은 절연체 내부에 절절한 양이온을 도핑 하는 것이다. 이런 경우 Vt는 양이온의 도핑 농도와 절연체의 두께 및 유전율 그리고 소스(S) 측 곡률 반경의 함수로 정해지게 되며 VGS= 0인 상태에서도 소스(S) 측으로부터 전자가 방출될 수 있는 조건을 형성시킬 수가 있다. 다른 한편으로 소스(S) 측 저일함수 물질층에 적절한 불순물을 첨가하는 것으로도 문턱 전압을 어느 정도 조절하는 것이 가능하다.However, these devices will always have a threshold voltage greater than zero and will be in a blocking state because no current can flow when V GS = 0. However, depending on the application, the device needs to be in a conductive state even when V GS = 0. In other words, a device having a threshold voltage of less than zero is often necessary, especially since no complementary (P-type) device exists in KVTT, unlike semiconductor devices. One method for obtaining a device with Vt <0 when the threshold voltage is Vt is as shown in Figs. 8A and 8B. In other words, an appropriate cation is doped in the thin insulator between the gate (G) and the source (S). In this case, Vt is defined as a function of the doping concentration of the cation, the thickness and dielectric constant of the insulator, and the radius of curvature of the source (S) side, forming a condition that electrons can be emitted from the source (S) side even when V GS = 0. I can do it. On the other hand, it is possible to adjust the threshold voltage to some extent by adding appropriate impurities to the low work function material layer on the source S side.
상술한 내용을 요약하면 기존의 MOSFET의 개념처럼 본 발명에 따른 KVTT에서도 문턱 전압의 크기를 0V보다 크게 혹은 작게 조정하여 증가형(Enhancement type)과 공핍형(Depletion type)의 두 종류로 제작이 가능함을 알 수 있다. KVTT는 반송자(carrier)가 전자밖에 없으므로 n 채널 소자밖에 없다. 따라서 회로를 설계할 때 p 채널 소자가 필요할 경우에는 SOI를 이용한 PMOS를 사용하는 방법이 있지만 이것보다는 공핍형의 KVTT를 이용하여 설계하는 것이 더 좋은 방법이 될 수 있다.In summary, the KVTT according to the present invention can be manufactured in two types, an enhancement type and a depletion type, by adjusting the magnitude of the threshold voltage to be greater or smaller than 0V, as in the conventional MOSFET concept. It can be seen. KVTT has only n-channel devices because only carriers have electrons. Therefore, if a p-channel device is required when designing a circuit, there is a method using a PMOS using SOI. However, it is better to design using a depletion type KVTT.
이번에는 소자의 빠르기를 결정하는 전자의 이동도의 관점에서 살펴보기로 하자. 진공 중을 이동하는 전자에 대해서는 장애가 없고 자유롭기 때문에 기존의 반도체 내부에서 전자가 이동할 때 사용하는 개념인 이동도의 개념이 필요치 않게 된다. 그러나, 도 5a, 5b와 같이 절연체를 사이에 두고 게이트(G)가 소스(S)와 드레인(D) 사이에 걸쳐 있을 경우에는 게이트(G)에 존재하는 전위에 의하여 채널의 전자는 절연체의 표면 쪽으로 끌려서 표면을 따라 이동하게 된다. 이렇게 되면 절연체의 표면 특성에 의하여 전자의 이동이 자유롭지 못하게 되고 자유 공간에서 보다 느려지게 되며 이 경우에도 이동도의 개념을 적용할 수밖에 없게 될 것이다. 기존의 MOSFET에 있어서는 반도체 내부에 채널을 형성시키기 위해서 이와 같은 구조를 피할 수 없지만 본 발명에 따른 KVTT 소자의 경우에는 이런 문제를 피할 수 있는 방법이 있다. 즉 도 9a에 보이는 바와 같이 소스(S) 주변에 일부분만 게이트(G)를 남겨두고 나머지 드레인(D)까지 연결된 대부분의 게이트(G)를 제거해 버리거나 또는 후술하는 도 15에서와 같이 수직 구조의 소자를 제작하는 것이다. 이렇게 하더라도 일단 소스(S) 측에서 전자가 방출되면 드레인(D)측으로 이동해 가는데 아무런 문제가 없을 뿐 아니라 전자가 공간을 통하여 비행하며 채널의 표면에 끌리지 않으므로 표면을 따라 진행할 필요가 없게 되어 더욱 빠른 속도로 이동이 가능하게 된다.Now let's look at the electron mobility, which determines the device's speed. Since the electrons moving in the vacuum are free from obstacles, the concept of mobility, which is a concept used when electrons move inside a semiconductor, is not necessary. However, when the gate G is interposed between the source S and the drain D with the insulator interposed therebetween as shown in FIGS. 5A and 5B, the electrons in the channel are caused by the potential present at the gate G. Dragged toward it to move along the surface. In this case, due to the surface characteristics of the insulator, the movement of electrons is not free and becomes slower in free space, and in this case, the concept of mobility will have to be applied. In the conventional MOSFET, such a structure cannot be avoided in order to form a channel inside the semiconductor, but in the case of the KVTT device according to the present invention, there is a method of avoiding such a problem. That is, as shown in FIG. 9A, most of the gate G connected to the remaining drain D while leaving the gate G only partially around the source S is removed or as shown in FIG. 15 to be described later. To produce. Even if this happens, once the electrons are emitted from the source (S) side, there is no problem in moving to the drain (D) side, and electrons fly through the space and are not attracted to the surface of the channel. It is possible to move to.
이런 방법을 사용하여 얻어지는 장점을 다음과 같이 요약할 수 있다.The advantages obtained using this method can be summarized as follows.
① 전자의 이동이 더욱 빠르게 된다① The electrons move faster
② 게이트(G)-소스(S)간 정전 용량이 작아진다.(2) The capacitance between the gate (G) and the source (S) is reduced.
③ 소자의 1/f 잡음이 작아진다.(3) The 1 / f noise of the device is reduced.
즉, 정전용량이 줄어드는 것은 게이트(G) 면적이 줄어들기 때문이며 1/f 잡음이 작아지는 것은 전자가 표면 상태의 영향을 크게 받지 않기 때문이다.That is, the decrease in capacitance is due to the reduction in the area of the gate G, and the decrease in 1 / f noise is due to the fact that the electrons are not significantly affected by the surface state.
소스(S) 측과 드레인(D) 측 양쪽에서 모두 전자 방출이 가능하게 하기 위해서는 도 9b와 같이 중간 부분의 게이트만 제거하고 양측에 각각 게이트(G1, G2)를 둘 수도 있다. 회로 설계시 경우에 따라서는 이런 구조가 필요할 때도 있게 되며, 도 9a, 9b 및 도 15a, 15b, 15c, 15d는 각각 수평 수직 구조의 차이가 있지만 동작은 동일한다.In order to enable electron emission at both the source S side and the drain D side, as shown in FIG. 9B, only the middle portion of the gate may be removed, and gates G 1 and G 2 may be provided at both sides. In some cases, such a structure may be required when designing a circuit. FIGS. 9A, 9B, and 15A, 15B, 15C, and 15D may have different horizontal and vertical structures, but the operation may be the same.
도 10은 상술한 KVTT 소자를 편의상 기호로 표시한 것이다. 여기에서 단방향 소자는 도 9a 및 도 15와 같은 형태를 의미하며 양방향 소자는 도 9b와 같은 형태의 소자를 의미하고 게이트(G)가 연결된 구조는 도 5a, 5b 같은 형태의 소자를 의미한다.10 shows the above-described KVTT element as a symbol for convenience. Here, the unidirectional device means a shape as shown in FIGS. 9A and 15, and the bidirectional device means a device as shown in FIG. 9B, and a structure in which the gate G is connected refers to a device as shown in FIGS. 5A and 5B.
소자의 스위칭 속도를 결정하는 요소 중의 다른 하나의 관점은 소스를 출발한 전자가 드레인까지 도달하는데 걸리는 시간과 관련이 있다. 이것에 관하여 좀더 상세히 살펴본다.Another aspect of determining the switching speed of a device relates to the time it takes for the electrons leaving the source to reach the drain. Let's take a closer look at this.
소스(S)로부터 방출된 전자는 드레인(D)에서 가해진 전기장에 의해 이동을 하는데 게이트(G)가 존재하는 영역까지는 절연체 표면을 따라감으로써 전자의 이동속도가 전기장의 영향을 받겠지만 게이트(G)영역을 벗어나면서부터는 드레인(D)에서 가해진 전기장에 의해 영향을 받으므로 절연체 표면의 영향을 거의 받지 않게 된다. 이때 진공중을 이동하는 전자가 소스(S)에서 드레인(D)으로 이동하는데 걸리는 시간은 하기의 수학식 2와 같이 주어짐이 알려져 있다.The electrons emitted from the source S are moved by the electric field applied in the drain D. The electrons are moved along the surface of the insulator up to the region where the gate G exists so that the movement speed of the electrons will be affected by the electric field. From outside the area, it is affected by the electric field applied from the drain (D), so it is hardly affected by the surface of the insulator. At this time, the time taken for the electrons moving in the vacuum to move from the source S to the drain D It is known that is given by Equation 2 below.
여기에서 L은 드레인(D)과 소스(S)간의 거리, m은 전자의 질량, VDS는 드레인(D)과 소스(S) 사이에 걸리는 전압, e는 전자의 전하량을 의미한다.Where L is the distance between the drain (D) and the source (S), m is the mass of the electron, V DS is the voltage applied between the drain (D) and the source (S), e is the amount of charge of the electron.
도 11은 수학식 2로부터 L=0.5㎛일 때 진공 중에서의 전자의 이동시간을 계산한 결과와 GaAs, InP, Si 세 물질에서의 전자의 이동 시간을 각각 도시한 도면이다. 상술한 바와 같이 5×104[V/cm] 보다 작은 전기장에서는, 즉 VDS가 2.5V보다 작을 때는 GaAs와 InP가 Si보다 훨씬 빠르며 VDS가 2.5V보다 커지면서 전자가 채널을 지나가는데 걸리는 이동시간이 GaAs, InP, Si 세 물질에서 거의 같아지면서 일정해지는 것을 알 수 있다. 하지만, 진공 중에서 전자가 채널을 이동하는데 걸리는 시간은에 반비례하여 VDS가 커질수록 이동 시간이 짧아지는 것을 알 수 있다. 즉, 전자가 Si, GaAs, InP내에서 움직이는 기존의 소자보다 전자가 진공중에서 움직이는 KVTT가 훨씬 빠르게 될 것임을 알 수 있다.11 shows the movement time of electrons in vacuum when L = 0.5 μm from Equation 2 Shows the results of the calculation and the movement time of electrons in three GaAs, InP, and Si materials. As described above, in electric fields smaller than 5 × 10 4 [V / cm], i.e., when V DS is less than 2.5V, GaAs and InP are much faster than Si and the travel time for electrons to pass through the channel as V DS is greater than 2.5V. It can be seen that the GaAs, InP, and Si materials are almost the same and become constant. However, the time it takes for electrons to move through the channel in a vacuum Inversely, as the V DS increases, the travel time decreases. In other words, it can be seen that KVTT, which moves electrons in vacuum, will be much faster than existing devices that move electrons in Si, GaAs, and InP.
다음에, KVTT의 소신호 고주파 동작 특성을 도 12a의 소신호 등가 모델을 참조하여 살펴본다. 아울러 기존의 MOSFET과 상대적인 비교를 위해서 도 12b에 MOSFET의 소신호 등가 모델을 도시하였다.Next, the small signal high frequency operation characteristics of the KVTT will be described with reference to the small signal equivalent model of FIG. 12A. In addition, a small signal equivalent model of the MOSFET is illustrated in FIG. 12B for relative comparison with a conventional MOSFET.
첫번째 특징은 기존의 MOSFET에서 복잡하게 존재하는 원치 않는 기생 소자들인 Cgb, Csb, Cdb, Cgd와 같은 것들이 KVTT에서는 존재하지 않는다는 점이다. 두번째 특징은 Cgs의 비교인데 기존의 MOS에서는 게이트(G) 영역이 소스(S)와 드레인(D) 사이의 전영역에 걸쳐서 존재해야 하지만, KVTT에서는 소스(S)측 일부에만 존재하면 되기 때문에 KVTT의 경우가 훨씬 작은 값이 된다. 한편, 소자의 상한 동작주파수(fT)는 Cgs가 작을 수록 gm이 클수록 높아져서 유리하게 된다.The first feature is that the unwanted parasitic elements C gb , C sb , C db , and C gd , which are complex in conventional MOSFETs, do not exist in KVTT. The second feature is the comparison of C gs . In the conventional MOS, the gate (G) region must exist throughout the entire region between the source (S) and the drain (D), but in the KVTT, only part of the source (S) side needs to exist. The case of KVTT is much smaller. On the other hand, the upper limit operating frequency f T of the device is advantageously higher as the g gs is smaller and the larger g m is.
디지털 스위칭 논리 회로에 있어서 KVTT를 사용하여 회로 구성을 하는 경우에는 MOSFET에 비하여 용량성 기생 소자들이 존재하지 않으며 또한 Cgs가 작은 것이 무척 유리하게 된다. 왜냐하면, 이와 같은 용량성 소자들이 스위칭 속도를 느리게 할 뿐 아니라 고속 동작시 전력 소모를 가져오는 원인이 되기 때문이다. 따라서, KVTT를 사용하여 마이크로 프로세서나 DSP와 같은 집적 회로를 구현할 경우 저전력 고속칩(chip)의 제작이 가능하게 된다.In the case of a circuit configuration using KVTT in a digital switching logic circuit, it is advantageous to have no capacitive parasitic elements and a small C gs as compared to a MOSFET. This is because such capacitive elements not only slow the switching speed but also cause power consumption during high speed operation. Therefore, when an integrated circuit such as a microprocessor or a DSP is implemented using KVTT, it is possible to manufacture a low power high speed chip.
한편, 도 13a, 13b는 기존의 MOSFET과 KVTT의 누설 전류(leakage current)를 포함한 저주파 등가 회로를 나타낸 도면이다. 이 등가 회로에서 isb및 idb는 MOSFET에서의 소스(S)와 몸체 그리고 드레인(D)과 몸체간의 누설 전류 성분을 나타내는 것으로서 이것은 소스(S) 및 드레인(D)과 몸체 사이가 pn 접합으로 되어 있으며 정상 동작하에서 역바이어스가 걸려 있기 때문에 발생하는 전류 성분이다. 이 누설 전류의 크기는 매우 작아서 일반적으로 무시할 수 있으나 DRAM에서와 같이 작은 커패시터에 에너지를 장시간 저장해야 할 필요가 있는 경우에는 중요한 영향을 주는 요소가 된다. 특히 칩의 동작 온도가 상승할 경우에는 급격히 증가하는 특성이 있기 때문에 더욱 문제가 될 수 있다.13A and 13B are diagrams illustrating a low frequency equivalent circuit including a leakage current of a conventional MOSFET and KVTT. In this equivalent circuit, i sb and i db represent the leakage current components between the source (S) and the body and the drain (D) and the body in the MOSFET, which is the pn junction between the source (S) and the drain (D) and the body. It is a current component that is generated because reverse bias is applied under normal operation. The magnitude of this leakage current is so small that it is generally negligible, but it is an important factor when energy needs to be stored for a long time in small capacitors, such as in DRAM. In particular, when the operating temperature of the chip rises, it may be a problem because there is a rapidly increasing characteristic.
한편, 본 발명에 따른 KVTT에서는 도 13a의 등가 회로에 도시된 바와 같이 소스(S)와 드레인(D)이 모두 격리되어 있으므로 누설 전류 성분이 존재하지 않는다. 따라서, 한 예로서 KVTT를 이용하여 DRAM을 만든다면 커패시터의 크기를 더욱 작게 할 수 있으므로 칩의 크기를 더욱 작게 할 수 있으며 KVTT 소자의 빠른 특성에 의해서 더욱 고속의 DRAM 제작이 가능하게 될 것이다.Meanwhile, in the KVTT according to the present invention, since both the source S and the drain D are isolated as shown in the equivalent circuit of FIG. 13A, there is no leakage current component. Therefore, as an example, if DRAM is made using KVTT, the size of the capacitor can be made smaller, so that the size of the chip can be made smaller, and the faster characteristics of the KVTT device will enable a higher speed of DRAM production.
또한, 리프레쉬(refresh)가 필요치 않는 DRAM이나 아날로그 메모리로서의 응용 가능성도 있다. 리프레쉬가 필요치 않는 DRAM이란 바로 SRAM과 동일한 것임을 의미하며 DRAM의 집적도를 가진 SRAM의 제작이 가능함을 의미한다. 또한 기존의 DRAM과 같은 일반적인 메모리는 리프레쉬를 하기 때문에 디지털 값만을 저장할 수밖에 없다. 하지만 KVTT를 이용한 메모리는 누설 전류의 부재로 인해 리프레쉬가 필요없고 처음의 값을 그대로 유지할 수 있으므로 아날로그 값을 기억시킬 수 있다. 이러한 아날로그 값을 기억시킬 수 있는 메모리를 만든다면 신경 회로망에의 응용 또한 가능성이 있다.There is also the possibility of application as a DRAM or an analog memory that does not require refresh. DRAM that does not require refreshing means the same thing as SRAM, which means that it is possible to manufacture SRAMs with DRAM density. In addition, conventional memory, such as DRAM, is refreshed, and can only store digital values. However, KVTT memory can store analog values because it does not need refresh because of the absence of leakage current. If we make a memory that can store these analog values, there is also the potential for neural networks.
한편, 마이크로 프로세서와 같이 고밀도로 집적화를 시킬 때, 도 9a, 9b와 같은 구조로 주변이 개방되어 있는 구조에서는 인접 소자와의 간섭이 일어날 수 있다. 즉, 하나의 KVTT는 낮은 드레인(D) 전압이 가해져 있고 인접 KVTT에는 높은 드레인(D) 전압이 인가된 경우 낮은 드레인(D) 전압을 가진 KVTT의 소스(S)를 출발한 전자는 인접 KVTT의 높은 드레인(D) 전압으로 인하여 그 쪽으로 끌리는 힘을 받을 것이므로 드레인(D) 전압이 낮은 쪽의 채널을 이동하는 전자는 자기 자신의 드레인(D)쪽으로 제대로 이동하지 못하게 될 것이다.On the other hand, when integrating at a high density, such as a microprocessor, interference with adjacent elements may occur in a structure in which the periphery is opened in the structure as shown in FIGS. 9A and 9B. That is, when one KVTT has a low drain (D) voltage and a high drain (D) voltage is applied to the adjacent KVTT, the electrons leaving the source (S) of the KVTT having the low drain (D) voltage are the adjacent KVTT. Because of the high drain (D) voltage that will be attracted to it, electrons traveling to the channel with the lower drain (D) voltage will not move properly to their own drain (D).
다른 한편, 도 5a, 5b와 같이 소스(S)와 드레인(D)의 전 구간에 걸쳐서 게이트(G)가 연결되어 있는 경우에는 어떤 KVTT의 채널 전하가 자기 채널을 이탈하여 인접 KVTT의 드레인(D)이나 소스(S)쪽으로 이끌리는 가능성이 많이 줄어들게 된다. 하지만, 디지털 논리회로 등에서와 같이 소자가 스위칭할 경우에는 전자의 이탈을 막기 어렵다. 따라서 어느 경우에 있어서도 인접 소자의 영향을 받지 않는 구조들에 대하여 다음에 살펴본다.On the other hand, as shown in FIGS. 5A and 5B, when the gate G is connected over the entire region of the source S and the drain D, the channel charge of a certain KVTT leaves the magnetic channel and the drain D of the adjacent KVTT. ) Or to the source (S) will be much less likely. However, when the device switches, such as in a digital logic circuit, it is difficult to prevent the departure of electrons. Therefore, in any case, the structures that are not affected by the adjacent devices will be described below.
도 14는 소자가 만들어진 부분만 선택적으로 식각(etching)하여 그 속에 소자가 위치하도록 한 구조이다. 식각에 의해 생성된 벽이 전후 좌우로 모두 완전하게 격벽과 같은 역할을 하기 때문에 상층부만 밀봉이 된다면 각 소자가 완전하게 격리된 형태라고 말할 수 있다. 이 경우도 도 9와 유사한 이동도를 예상할 수 있으며 대규모 집적회로 제작시에도 문제가 없다.FIG. 14 is a structure in which only a portion where a device is made is selectively etched so that the device is positioned therein. Since the wall created by etching acts as a partition wall completely in front, rear, left and right, it can be said that each element is completely isolated if only the upper layer is sealed. In this case, the mobility similar to that of FIG. 9 can be expected, and there is no problem even when manufacturing a large integrated circuit.
도 15a, 15b, 15c 및 15d는 수평 구조가 아닌 수직 구조로서 DRAM에서 우물형 캐패시터(trench capacitor) 제작에 사용되는 공정 기술과 유사한 기술을 이용한 우물 형태(trench type)의 KVTT 구조이다. 이러한 수직 구조는 방출된 전자가 금속 또는 절연체 표면에 영향을 받지 않고 진공 중을 이동하기 때문에 이동도가 가장 빠르게 된다.15A, 15B, 15C, and 15D are well-structured KVTT structures using a technique similar to a process technique used for fabricating well-type capacitors in DRAM as a vertical structure rather than a horizontal structure. This vertical structure provides the highest mobility because the emitted electrons travel in vacuum without being affected by the metal or insulator surface.
이러한 수직 구조는 특히 초고주파 전력 소자에 적합한 구조로서 드레인(D)에 어느 정도 높은 전압을 인가하는 경우에도 도 15c 및 도 15d와 같은 구조를 사용한다면 소스와 접속된 전기장 차단용 게이트(K1)에 의하여 소스(S)측의 전자 방출 부위가 매우 효과적으로 보호될 수 있다. 도 15d는 도 5d에서와 유사하게 비전도성 저일함수 물질을 채널 영역을 포함하여 소스(S)측 도체 위에 코팅한 구조로서 제작이 용이한 장점이 있다.Such a vertical structure is a structure particularly suitable for ultra-high frequency power devices, even when a high voltage is applied to the drain D by the electric field blocking gate K1 connected to the source if the structure shown in FIGS. 15C and 15D is used. The electron emission site on the source S side can be protected very effectively. FIG. 15D is a structure in which a non-conductive low work function material is coated on a source S-side conductor including a channel region similarly to that of FIG. 5D, and thus may be easily manufactured.
지금까지는 소자의 여러 가지 구조와 특성에 대해 서술하였으므로 이제부터는 KVTT를 이용하여 간단한 기능을 가진 회로에 대하여 살펴본다.The various structures and characteristics of the device have been described so far, and now, the circuit having a simple function using the KVTT will be described.
도 16a는 증가형 KVTT와 공핍형 KVTT를 이용하여 설계한 간단한 인버터(inverter) 회로이며, 도 16b는 출력 완충단(output buffer)를 가진 인버터에 대한 예시 도면이다. 공핍형 KVTT 대신에 p 채널 SOI MOSFET을 이용하여 설계할 수도 있다.FIG. 16A is a simple inverter circuit designed using an incremental KVTT and a depletion KVTT, and FIG. 16B is an exemplary diagram of an inverter with an output buffer. Instead of the depletion KVTT, it can also be designed using p-channel SOI MOSFETs.
도 16c는 다중 전류원을 도시한 그림이다. MOSFET에서와 같이 KVTT에서도 동일한 VGS가 인가된 KVTT는 동일한 전류가 흐른다. 또한 마찬가지로 각 소자간의 크기를 조정하여 각 소자에 흐르는 전류의 크기를 조정할 수 있을 뿐 아니라 위에서 서술한 바와 같이 각 소자의 소스에 코팅된 물질을 변화시키거나 절연체의 두께를 조정하는 등의 방법으로 각 소자에 흐르는 전류를 다르게 조정할 수도 있다.16C is a diagram illustrating multiple current sources. As in MOSFETs, the same current flows in KVTT with the same V GS applied. Similarly, the size of the current flowing through each device can be adjusted by adjusting the size of each device as well as changing the material coated on the source of each device or adjusting the thickness of the insulator as described above. The current through the device can be adjusted differently.
본 발명은 기존의 MOS, SOI, GaAs, InP 소자들보다 저전압으로 구동할 수 있으며, 고속 동작이 가능하며, 집적화가 용이하여 초고속 마이크로 프로세서, 슈퍼 컴퓨터, DSP, 기억소자 등에서 고속 동작이 요구되는 집적회로를 저전력화 및 초고속화 할 수 있는 효과가 있으며, 또한 초고주파의 전력 증폭 및 출력단이나 입력단의 저잡음 증폭 소자로도 응용이 가능하다.The present invention can be driven at a lower voltage than the existing MOS, SOI, GaAs, InP devices, and can be operated at high speed, and easy to integrate, so that high speed operation is required in an ultrafast microprocessor, a supercomputer, a DSP, and a memory device. It has the effect of lowering the circuit power and making it extremely fast, and it is also applicable to ultra-high frequency power amplification and low noise amplification elements at the output stage or the input stage.
Claims (16)
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AU29622/99A AU2962299A (en) | 1998-03-25 | 1999-03-25 | Vacuum field transistor |
| JP2000538391A JP3488692B2 (en) | 1998-03-25 | 1999-03-25 | Vacuum electric field transistor |
| US09/647,076 US6437360B1 (en) | 1998-03-25 | 1999-03-25 | Vacuum field transistor |
| PCT/KR1999/000132 WO1999049520A1 (en) | 1998-03-25 | 1999-03-25 | Vacuum field transistor |
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980010337 | 1998-03-25 | ||
| KR19980010337 | 1998-03-25 |
Publications (1)
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ID=54781335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990077953A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880558B1 (en) * | 2007-04-18 | 2009-01-30 | (주)제이디에이테크놀로지 | Vacuum channel transistor |
| KR100914435B1 (en) * | 2008-10-21 | 2009-08-28 | (주)제이디에이테크놀로지 | Vacuum channel transistor |
| KR100934228B1 (en) * | 2007-11-30 | 2009-12-29 | 한국전자통신연구원 | Vacuum channel transistor and method of manufacturing the same |
| US8159119B2 (en) | 2007-11-30 | 2012-04-17 | Electronics And Telecommunications Research Institute | Vacuum channel transistor and manufacturing method thereof |
-
1999
- 1999-03-17 KR KR1019990008922A patent/KR19990077953A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100880558B1 (en) * | 2007-04-18 | 2009-01-30 | (주)제이디에이테크놀로지 | Vacuum channel transistor |
| KR100934228B1 (en) * | 2007-11-30 | 2009-12-29 | 한국전자통신연구원 | Vacuum channel transistor and method of manufacturing the same |
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