KR19990069915A - Clock signal generating circuit of synchronous memory - Google Patents
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Abstract
본 발명은 클럭신호의 듀티 사이클을 정정하고 체배하는 회로의 설계기술에 관한 것으로, 목표로 하는 듀티비로 정정(correction)하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류의 소모량을 저감할 수 있도록 하기 위하여, 외부 클럭신호를 기준신호와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(31)와; 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호를 동일 시간간격으로 지연출력함에 있어서, 지연 인에이블신호에 의해 인에이블되고, 전압 제어신호에 의해 지연시간이 조정되는 단위 지연셀(32A-32D)과; 상기 지연처리된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그에 따른 업/다운신호를 발생하는 위상 비교기(33)와; 상기 업/다운신호에 따라 전하 펌핑량을 증가시키거나 감소시켜 상기 전압 제어신호를 생성하는 전하 펌프(34)와; 입력 인에이블신호, 파워 오케이신호, 액티브신호를 논리조합하여 상기 지연 인에이블신호를 생성하는 지연 제어부(35)와; 상기 각 단위 지연셀(32A-32D)에서 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호를 발생하는 주파수 체배기(36)로 구성한 것이다.The present invention relates to a design technique of a circuit for correcting and multiplying a duty cycle of a clock signal. The delay width of a delay cell for correcting with a target duty ratio is made constant, and the amount of consumption of a static current can be reduced An external clock signal driver 31 for comparing an external clock signal with a reference signal and driving a clock signal of a type corresponding to the comparison result; A unit delay cell 32A-32D which is enabled by a delay enable signal and whose delay time is adjusted by a voltage control signal when the clock signal outputted from the external clock signal driving unit 31 is delayed and outputted at the same time interval; )and; A phase comparator 33 for comparing the phase difference between the delayed clock signal and the clock signal output from the external clock signal driving unit 31 and generating an up / down signal according to the phase difference; A charge pump 34 for increasing or decreasing the charge pumping amount according to the up / down signal to generate the voltage control signal; A delay control unit (35) for logically combining the input enable signal, the power OK signal, and the active signal to generate the delay enable signal; And a frequency multiplier 36 for receiving a clock signal output from each of the unit delay cells 32A-32D and generating a clock signal having a double frequency.
Description
본 발명은 동기식 메모리에 적용되는 클럭신호의 듀티 사이클을 정정하고 체배하는 회로의 설계기술에 관한 것으로, 특히 동기식 메모리에 적용되는 클럭신호를 발생할 때, 소정의 듀티비로 정정하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류 소모량을 저감할 수 있도록한 동기식 메모리의 클럭신호 발생회로에 관한 것이다.The present invention relates to a design technique of a circuit for correcting and multiplying a duty cycle of a clock signal applied to a synchronous memory. More particularly, the present invention relates to a delay circuit for correcting a clock signal applied to a synchronous memory, And a static current consumption amount can be reduced. [0002] The present invention relates to a clock signal generating circuit of a synchronous memory.
도 1은 종래기술에 의한 듀티 사이클(50%) 정정 및 주파수 체배 기능을 갖는 동기식 메모리의 클럭신호 발생회로의 블록도로서 이에 도시한 바와 같이, 외부 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(11)와; 상기 외부 클럭신호 구동부(11)에서 출력되는 클럭신호를 지연 루프를 통과한 클럭신호와 비교하여 그에 따른 업/다운신호(UP/DOWN)를 발생하는 위상 비교기(12)와; 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증감시키는 전하 펌프(13)와; 상기 전하 펌프(13)에서 출력되는 전하를 필터링하여 전압 제어신호(Vcntl)로 출력하는 루프필터(14)와; 상기 전압 제어신호(Vcntl)를 근거로 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 지연시간을 조정하는 전압제어형 지연셀(15)와; 전압제어형 지연셀(15)에서 출력되는 클럭신호를 구동하는 클럭신호 구동부(16)와; 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 주파수를 체배하는 주파수 체배기(17)로 구성된 것으로, 이의 작용을 첨부된 도 2를 참조하여 설명하면 다음과 같다.FIG. 1 is a block diagram of a clock signal generation circuit of a synchronous memory having a duty cycle (50%) correction and frequency multiplication function according to the related art. As shown in FIG. 1, the external clock signal Ext_CLK is divided into a reference signal Vref An external clock signal driver 11 for driving a clock signal of a type corresponding to the comparison result; A phase comparator 12 for comparing the clock signal output from the external clock signal driver 11 with a clock signal passed through the delay loop and generating an up / down signal (UP / DOWN) according to the clock signal; A charge pump 13 for increasing / decreasing a charge pumping amount in accordance with the up / down signal UP / DOWN; A loop filter 14 for filtering the charge output from the charge pump 13 and outputting the filtered charge as a voltage control signal V cntl ; A voltage controlled delay cell 15 for adjusting the delay time of the clock signal output from the clock signal driver 16 based on the voltage control signal V cntl ; A clock signal driver 16 for driving a clock signal output from the voltage controlled delay cell 15; And a frequency multiplier 17 for multiplying the frequency of the clock signal output from the clock signal driver 16. The operation of the frequency multiplier 17 will now be described with reference to FIG.
외부 클럭신호 구동부(11)는 외부로 부터 공급되는 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 발생하고, 위상비교기(12)는 이 클럭신호를 지연 루프를 통과한 클럭신호 즉, 클럭신호 구동부(16)에서 출력되는 클럭신호와 비교하여 그 비교결과에 상응되는 업/다운신호(UP/DOWN)를 발생한다.The external clock signal driving unit 11 compares the clock signal Ext_CLK supplied from the outside with the reference signal Vref to generate a clock signal of a type corresponding to the comparison result, Down signal (UP / DOWN) corresponding to the comparison result by comparing the clock signal having passed through the delay loop with the clock signal outputted from the clock signal driving unit 16. [
전하 펌프(13)는 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 출력하게 되고, 이렇게 발생되는 전하가 루프 필터(14)를 통해 필터링되어 전압 제어신호(Vcntl)로 출력된다.The charge pump 13 increases or decreases the amount of charge pumping according to the up / down signal UP / DOWN, and the charge thus generated is filtered through the loop filter 14 to generate a voltage control signal V cntl .
이때, 전압제어형 지연셀(15)은 상기 전압 제어신호(Vcntl)를 이용하여, 상기 클럭신호 구동부(16)에서 출력되는 클럭신호의 지연시간을 조정하여 50%의 듀티비가 되도록 한다.At this time, the voltage-controlled delay cell 15 adjusts the delay time of the clock signal output from the clock signal driver 16 using the voltage control signal V cntl so as to have a duty ratio of 50%.
이렇게 듀티비가 조정된 클럭신호는 클럭신호 구동부(16)에 의해 구동되어 한편으로는 상기 위상 비교기(12)의 타측 입력으로 공급되고, 다른 한편으로는 주파수 체배기(17)에 공급되어 두배의 주파수를 갖는 클럭신호(DBL_CLK)로 체배된다.The clock signal having the duty ratio adjusted in this way is driven by the clock signal driver 16 to be supplied to the other input of the phase comparator 12 on the one hand and supplied to the frequency multiplier 17 on the other hand, And is multiplied by the clock signal DBL_CLK.
도 2는 상기 전압제어형 지연셀(15)의 일실시 구현예를 보인 회로도로서 이에 도시한 바와 같이, 상기 외부 클럭신호 구동부(11)에서 출력되는 클럭신호가 인버터(I11)를 통해 단위 시간만큼 지연되어 출력단자(OUT) 및 접지형 엔모스 트랜지스터(NM11)의 드레인에 공급되는데, 상기 루프 필터(14)에서 출력되는 전압 제어신호(Vcntl)가 그 엔모스 트랜지스터(NM11)의 게이트에 공급되므로 결국, 그 전압 제어신호(Vcntl)에 의해 클럭신호의 지연시간이 조정되어 50%의 듀티비를 유지할 수 있게 된다.FIG. 2 is a circuit diagram showing an embodiment of the voltage-controlled delay cell 15. As shown in FIG. 2, the clock signal output from the external clock signal driving unit 11 is delayed by a unit time through the inverter I11. Is supplied to the output terminal OUT and the drain of the grounded type NMOS transistor NM11. The voltage control signal V cntl output from the loop filter 14 is supplied to the gate of the NMOS transistor NM11 As a result, the delay time of the clock signal is adjusted by the voltage control signal V cntl so that a duty ratio of 50% can be maintained.
그러나, 이와 같은 종래의 클럭신호 발생기술에 있어서는 클럭신호의 듀티비가 목표치(예:50%)로 정정된 이후에도 회로를 계속해서 동작시켜야 하고, 아날로그의 전압 제어신호에 의해 지연 셀이 어느정도 턴온 상태로 되어 정적 전류(static current)가 흐르게 되므로 스탠바이 상태 또는 파워 다운시 저전력 동기식 메모리 칩에서 요구하는 표준 스펙을 만족시키지 못하는 결함으로 대두되었다.However, in such a conventional clock signal generation technique, the circuit must be continuously operated even after the duty ratio of the clock signal is corrected to the target value (for example, 50%), and the delay cell is turned on to a certain degree by the analog voltage control signal And static current flows, resulting in a failure that does not satisfy the standard specifications required by a low power synchronous memory chip in a standby state or a power down state.
따라서, 본 발명이 이루고자 하는 기술적 과제는 저전력 동기식 메모리(Low Power Synchronous Memory)에 적용되는 클럭신호를 발생할 때, 목표로 하는 듀티비로 정정(correction)하기 위한 지연 셀의 지연폭을 일정하게 하고, 정적 전류의 소모량을 저감하는 동기식 메모리의 클럭신호 발생회로를 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, an object of the present invention is to provide a method and apparatus for generating a clock signal applied to a low power synchronous memory, And a clock signal generating circuit of a synchronous memory for reducing the consumption of current.
도 1은 종래기술에 의한 동기식 메모리의 클럭신호 발생회로의 블록도.1 is a block diagram of a conventional clock signal generating circuit of a synchronous memory.
도 2는 도 1에서 전압제어형 지연셀의 상세 회로도.2 is a detailed circuit diagram of a voltage-controlled delay cell in FIG.
도 3은 본 발명에 의한 동기식 메모리의 클럭신호 발생회로의 예시 블록도.3 is an exemplary block diagram of a clock signal generating circuit of a synchronous memory according to the present invention;
도 4는 도 3에서 단위 지연셀의 구현예를 보인 상세 회로도.FIG. 4 is a detailed circuit diagram showing an implementation example of a unit delay cell in FIG. 3; FIG.
도 5는 도 3에서 지연 제어부의 구현예를 보인 상세 회로도.FIG. 5 is a detailed circuit diagram showing an embodiment of the delay control unit in FIG. 3;
도 6의 (a)-(d)는 도 5 각부의 파형도.6 (a) - (d) are waveform diagrams of respective portions of Fig.
***도면의 주요 부분에 대한 부호의 설명***DESCRIPTION OF THE REFERENCE SYMBOLS
31 : 외부 클럭신호 구동부 32A-32D : 단위 지연셀31: external clock signal driver 32A-32D: unit delay cell
33 : 위상 비교기 34 : 전하 펌프33: phase comparator 34: charge pump
35 : 지연 제어부 36 : 주파수 체배기35: delay control unit 36: frequency multiplier
NM41-NM45 : 엔모스 트랜지스터 PM41-PM43 : 피모스 트랜지스터NM41-NM45: PMOS transistor PM41-PM43: PMOS transistor
I51-I53 : 인버터 NOR51 : 노아게이트I51-I53: Inverter NOR51: Noah Gate
ND51 : 낸드게이트ND51: NAND gate
도 3은 본 발명의 목적을 달성하기 위한 동기식 메모리의 클럭신호 발생회로의 일실시 예시 블록도로서 이에 도시한 바와 같이, 외부 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 구동하는 외부 클럭신호 구동부(31)와; 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호를 동일 시간간격으로 지연출력함에 있어서, 지연 인에이블신호(delay_en)에 의해 인에이블되고, 전압 제어신호(Vcntl)에 의해 지연시간이 조정되는 단위 지연셀(32A-32D)과; 상기 단위 지연셀(32A-32D)을 통해 지연된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그에 따른 업/다운신호(UP/DOWN)를 발생하는 위상 비교기(33)와; 상기 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 전압 제어신호(Vcntl)를 생성하는 전하 펌프(34)와; 입력 인에이블신호(IN_EN), 파워 오케이신호(PWROK), 액티브신호(ACTIVE)를 논리조합하여 상기 지연 인에이블신호(delay_en)를 생성하는 지연 제어부(35)와; 상기 단위 지연셀(32A-32D)에서 각각 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호(DBL_CLK)를 발생하는 주파수 체배기(36)로 구성한 것으로, 이와 같이 구성한 본 발명의 작용을 첨부한 도 4 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.3 is a block diagram of an embodiment of a clock signal generating circuit of a synchronous memory for achieving the object of the present invention. As shown in FIG. 3, the external clock signal Ext_CLK is compared with a reference signal Vref, An external clock signal driver 31 for driving a clock signal of a corresponding type; The clock signal output from the external clock signal driver 31 is delayed and output at the same time intervals. The clock signal is enabled by the delay enable signal delay_en and the delay time is adjusted by the voltage control signal V cntl Unit delay cells 32A-32D; A phase comparator for comparing the phase difference between the clock signal delayed through the unit delay cells 32A-32D and the clock signal outputted from the external clock signal driving unit 31 and generating up / down signals (UP / DOWN) 33); A charge pump 34 for increasing or decreasing the amount of charge pumping according to the up / down signal UP / DOWN to generate a voltage control signal V cntl ; A delay control unit 35 for generating the delay enable signal delay_en by logically combining the input enable signal IN_EN, the power OK signal PWROK and the active signal ACTIVE; And a frequency multiplier 36 for receiving a clock signal output from the unit delay cells 32A to 32D and generating a clock signal DBL_CLK having a double frequency. 4 to 6 will be described in detail as follows.
외부 클럭신호 구동부(31)는 외부로 부터 공급되는 클럭신호(Ext_CLK)를 기준신호(Vref)와 비교하여 그 비교결과에 상응되는 형태의 클럭신호를 발생하고, 이 클럭신호는 서로 동일한 지연시간을 갖는 4개의 단위 지연셀(32A-32D)을 통해 원하는 시간만큼 지연처리된 후 위상비교기(33)에 공급되는데, 도 4는 하나의 단위 지연셀(32A)의 구현예를 보인 것이며, 나머지 단위 지연셀(32B-32D)도 이와 동일한 구성을 갖는다.The external clock signal driving unit 31 compares the clock signal Ext_CLK supplied from the outside with the reference signal Vref and generates a clock signal of a type corresponding to the comparison result, And then supplied to the phase comparator 33. FIG. 4 shows an embodiment of one unit delay cell 32A, and the remaining unit delay cells 32A- The cells 32B-32D also have the same configuration.
즉, 전류 미러로 동작하는 피모스 트랜지스터(PM41),(PM42)의 드레인에 엔모스 트랜지스터(NM41,NM42), 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43- NM45)가 각기 직렬접속되고, 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호가 상기 피모스 트랜지스터(PM43) 및 엔모스 트랜지스터(NM43)의 게이트에 공급되고, 전하펌프(34)에서 출력되는 전압 제어신호(Vcntl)가 상기 엔모스 트랜지스터(NM41),(NM44)의 게이트에 공급되며, 지연 제어부(35)에서 출력되는 지연 인에이블신호(delay_en)가 엔모스 트랜지스터(NM42),(NM45)의 게이트에 공급된다.Namely, the NMOS transistors NM41 and NM42, the PMOS transistor PM43 and the NMOS transistor NM43-NM45 are connected in series to the drains of the PMOS transistors PM41 and PM42 operating as current mirrors, The clock signal output from the external clock signal driver 31 is supplied to the gates of the PMOS transistor PM43 and the NMOS transistor NM43 and the voltage control signal V cntl output from the charge pump 34 is NMOS transistors NM41 and NM44 and the delay enable signal delay_en output from the delay control section 35 is supplied to the gates of the NMOS transistors NM42 and NM45.
따라서, 상기 지연 제어부(35)에서 출력되는 지연 인에이블신호(delay_en)에 의해 제1지연단(41A)이 인에이블되고, 이와 같은 상태에서 전하펌프(34)에서 출력되는 전압 제어신호(Vcntl)에 의해 입력 클럭신호가 소정 시간만큼 지연된다. 이렇게 지연된 클럭신호는 제2지연단(41B)에서 제1지연단(41A)과 동일한 과정을 통해 다시 소정 시간만큼 지연처리된다.The first delay stage 41A is enabled by the delay enable signal delay_en outputted from the delay control unit 35 and the voltage control signal Vcntl The input clock signal is delayed by a predetermined time. The delayed clock signal is delayed again for a predetermined period of time through the same process as the first delay stage 41A at the second delay stage 41B.
상기의 설명에서와 같이 각 단위 지연셀(32A-32D)을 2단(41A,41B)으로 구성한 이유는 엔모스 트랜지스터와 피모스 트랜지스터의 디바이스 특성에 따라 지연폭이 달라지는 것을 보상하기 위함이다.As described above, the unit delay cells 32A-32D are configured in two stages 41A and 41B in order to compensate for the difference in delay width depending on the device characteristics of the NMOS transistor and the PMOS transistor.
위상비교기(33)는 상기 단위 지연셀(32A-32D)을 통해 원하는 시간만큼 지연 처리된 클럭신호와 상기 외부 클럭신호 구동부(31)에서 출력되는 클럭신호의 위상차를 비교하여 그 비교결과에 상응되는 업/다운신호(UP/DOWN)를 발생하고, 전하 펌프(34)는 그 업/다운신호(UP/DOWN)에 따라 전하 펌핑량을 증가시키거나 감소시켜 전압 제어신호(Vcntl)를 생성하게 된다.The phase comparator 33 compares the phase difference between the clock signal delayed for a desired time and the clock signal output from the external clock signal driver 31 through the unit delay cells 32A to 32D, Down signal (UP / DOWN), and the charge pump 34 increases or decreases the amount of charge pumping in accordance with the up / down signal UP / DOWN to generate a voltage control signal V cntl do.
한편, 상기 지연 제어부(35)는 입력 인에이블신호(IN_EN), 파워 오케이신호(PWROK), 액티브신호(ACTIVE)를 논리조합하여 상기 지연 인에이블신호(delay_en)를 생성하게 되는데, 이의 일실시 구현예를 도 5에 나타내었다.The delay control unit 35 generates the delay enable signal delay_en by logically combining the input enable signal IN_EN, the power OK signal PWROK and the active signal ACTIVE. An example is shown in Fig.
즉, 파워 오케이신호(PWROK)가 인버터(I51)를 통해 반전증폭된 후 노아게이트(NOR51)에서 액티브신호(ACTIVE)와 노아연산 되고, 이의 출력신호가 인버터(I52)를 통해 반전증폭된 후 낸드게이트(ND51)에서 입력 인에이블신호(IN_EN)와 낸드연산되고, 이의 출력신호가 인버터(I53)를 통해 반전증폭되어 상기 지연 인에이블신호(delay_en)로 출력된다.That is, after the power OK signal PWROK is inverted and amplified through the inverter I51, the NAND gate NOR51 performs an NOR operation on the active signal ACTIVE, and its output signal is inverted amplified through the inverter I52, NAND operation is performed with the input enable signal IN_EN at the gate ND51 and its output signal is inverted amplified through the inverter I53 and output as the delay enable signal delay_en.
도 6은 상기 도 6에서 각 신호(IN_EN),(PWROK),(ACTIVE),(delay_en)의 타이밍을 보인 것이다.6 shows timings of the signals IN_EN, PWROK, ACTIVE, and delay_en in FIG.
한편, 주파수 체배기(36)는 상기 각 단위 지연셀(32A-32D)에서 출력되는 클럭신호를 공급받아 두배의 주파수를 갖는 클럭신호(DBL_CLK)를 발생한다.On the other hand, the frequency multiplier 36 receives the clock signal output from each unit delay cell 32A-32D and generates a clock signal DBL_CLK having a double frequency.
결국, 초기 파워가 상승되는 동안 상기 파워 오케이신호(PWROK)에 의해 단위 지연셀(32A-32D)이 계속 동작하여 원하는 지연값으로 포화(saturation)되면, 더 이상의 지연변동 없이 50%의 듀티(duty)비 정정이 이루어지고, 이때, 상기 단위 지연셀(32A-32D)은 동일한 지연시간을 가지므로 각각의 지연 스테이지(stage)에서 갖는 지연폭은 일정하게 된다.As a result, when the unit delay cells 32A-32D continue to operate and saturate to a desired delay value by the power-off signal PWROK while the initial power is being raised, the duty cycle of 50% duty ). At this time, since the unit delay cells 32A-32D have the same delay time, the delay width in each delay stage is constant.
이후에는 상기 액티브신호(ACTIVE)에 의해서만 단위 지연셀(32A-32D)이 동작하므로 비동작시(non-active) 지연 셀의 정적 전류경로가 제거되어 불필요하게 전류가 소모되는 것을 방지할 수 있게 된다.Thereafter, since the unit delay cells 32A-32D operate only by the active signal ACTIVE, the static current path of the non-active delay cell is removed, thereby unnecessary current consumption can be prevented .
이상에서 상세히 설명한 바와 같이, 본 발명은 전압 제어신호에 의해 제어되는 다수개의 단위 지연셀을 구비하고, 초기 파워가 상승되는 동안 상기 파워 오케이신호에 의해 그 단위 지연셀이 계속 동작되어 원하는 지연값으로 포화되면, 더 이상의 지연변동 없이 소정의 듀티비(예:50%) 정정이 이루어지고, 이후에는 지연 제어부에서 출력되는 액티브신호에 의해서만 그 단위 지연셀이 동작되게 함으로써 비동작시 지연 셀의 정적 전류경로가 제거되어 불필요하게 전류가 소모되는 것을 방지되고, 이에 의해 저전력 소모형의 클럭신호 발생기를 구현할 수 있는 효과가 있다. 또한, 동일한 지연시간을 갖는 다수개의 지연 셀을 이용하므로 보다 효과적으로 듀티 사이클을 정정하고 주파수 체배기능을 수행할 수 있는 효과가 있다.As described in detail above, the present invention has a plurality of unit delay cells controlled by a voltage control signal, and the unit delay cells continue to be operated by the power-off signal while the initial power is being increased, When saturated, a predetermined duty ratio (for example, 50%) is corrected without further delay variation, and then the unit delay cell is operated only by the active signal outputted from the delay control section, The path is eliminated and unnecessary current consumption is prevented, thereby realizing a low-power small-signal clock signal generator. Further, since a plurality of delay cells having the same delay time are used, there is an effect that the duty cycle can be more effectively corrected and the frequency doubling function can be performed.
Claims (3)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010076713A (en) * | 2000-01-27 | 2001-08-16 | 구자홍 | Clock generator |
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1998
- 1998-02-14 KR KR1019980004460A patent/KR100273279B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100335499B1 (en) * | 1999-12-30 | 2002-05-08 | 윤종용 | Clock generating circuit for compensating a delay difference using a closed loop synchronous mirror delay structure |
| US6437613B2 (en) | 1999-12-30 | 2002-08-20 | Samsung Electronics Co., Ltd. | Clock generating circuit for compensation of delay difference using closed loop analog synchronous mirror delay structure |
| KR20010076713A (en) * | 2000-01-27 | 2001-08-16 | 구자홍 | Clock generator |
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| KR100273279B1 (en) | 2000-12-15 |
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