KR19990065747A - Semiconductor memory device with stable internal power supply voltage driver - Google Patents

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Abstract

안정된 내부전원전압 구동 드라이버의 출력을 갖는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 메모리셀 어레이 블락, 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 수단, 및 상기 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.A semiconductor memory device having a stable output of an internal power supply voltage driving driver is disclosed. The semiconductor memory device may include a differential amplifier configured to input a memory cell array block, an internal power supply voltage and a reference voltage fed back from the memory cell array block, and apply an internal power supply voltage to the memory cell array block in response to an output of the differential amplifier. And a pull-down means for pulling down the output stage of the differential amplifier in response to a control signal, and a control signal generating means for generating the control signal.

Description

안정된 내부전원전압 구동 드라이버를 갖는 반도체 메모리장치Semiconductor memory device with stable internal power supply voltage driver

본 발명은 반도체 메모리장치에 관한 것으로, 특히 안정된 내부전원전압 구동 드라이버를 갖는 반도체 메모리장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a semiconductor memory device having a stable internal power supply voltage driving driver.

반도체 메모리장치가 고집적화됨에 따라 메모리셀 어레이의 전원전압 발생수단의 구성은 매우 중요하다. 즉 다수개의 메모리셀 어레이가 동시에 동작하게 됨으로써 여러가지의 문제점이 유발되는 데, 특히 메모리셀 어레이가 동작할 때 메모리셀 어레이에 전원을 공급하는 전원전압 발생장치는 동시에 많은 양의 전하를 공급해야 하며 이에 따라 전원에 잡음이 발생될 수 있다. 따라서 통상적으로 모자라는 전하의 양을 채우기 위하여 전원전압 발생장치에 피드백을 해 전원전압 발생장치를 동작시키게 된다. 그러나 이 경우에는 칩이 커짐으로 인하여 동작속도가 느려지는 단점이 있다.As the semiconductor memory device is highly integrated, the configuration of the power supply voltage generating means of the memory cell array is very important. That is, a plurality of memory cell arrays operate simultaneously, causing various problems. In particular, a power supply voltage generator that supplies power to a memory cell array when the memory cell array operates must supply a large amount of charge at the same time. Therefore, noise may occur in the power supply. Therefore, in order to fill up the amount of charge that is generally short, the feedback to the power supply voltage generator to operate the power supply voltage generator. However, in this case, there is a disadvantage that the operation speed is slowed down by the larger chip.

도 1은 종래의 내부전원전압 발생 장치를 갖는 반도체 메모리장치의 개략적인 블락도이다.1 is a schematic block diagram of a semiconductor memory device having a conventional internal power supply voltage generator.

도 1을 참조하면, 상기 종래의 반도체 메모리장치는, 메모리셀 어레이 블락(101), 상기 메모리셀 어레이 블락(101)로부터 피드백되는 내부전원전압(MIVC) 및 기준전압(VREF)을 입력으로 하는 차동증폭기(103), 및 상기 차동증폭기(103)의 출력에 응답하여 내부전원전압(IVC)를 구동하는 내부전원전압 구동 드라이버(105)를 구비한다.Referring to FIG. 1, in the conventional semiconductor memory device, a differential input using a memory cell array block 101, an internal power supply voltage MIVC, and a reference voltage VREF fed back from the memory cell array block 101 is input. An amplifier 103 and an internal power supply voltage driving driver 105 for driving an internal power supply voltage IVC in response to the output of the differential amplifier 103.

그러나 상기 종래의 내부전원전압 발생 장치를 갖는 반도체 메모리장치에서는, 상기 메모리셀 어레이 블락(101)의 크기가 클 경우에 상기 메모리셀 어레이 블락(101)에서 많은 양의 전류가 소모되게 되므로, 상기 내부전원전압 구동 드라이버(105)의 출력(N1)은 도 2에 도시된 바와 같이 심한 딥(Dip) 현상을 갖게된다. 또한 상기 종래의 내부전원전압 발생 장치를 갖는 반도체 메모리장치에서는, 상기 메모리셀 어레이 블락(101)로부터 피드백되는 내부전원전압(MIVC)에 의해 상기 차동증폭기(103)을 구동함으로써 상기 딥 현상을 약간 줄일 수 있는 데 이 경우에는 상기 딥 현상을 충분히 막기 어려우며 또한 피드백되는 데 시간이 걸리기 때문에 오버슈팅(Over shooting) 현상이 발생될 수 있다.However, in the semiconductor memory device having the conventional internal power supply voltage generator, when the size of the memory cell array block 101 is large, a large amount of current is consumed in the memory cell array block 101. The output N1 of the power supply voltage driving driver 105 has a severe dip phenomenon as shown in FIG. 2. Further, in the semiconductor memory device having the conventional internal power supply voltage generator, the dip phenomenon is slightly reduced by driving the differential amplifier 103 by the internal power supply voltage MIVC fed back from the memory cell array block 101. In this case, since the dip phenomenon is difficult to be sufficiently prevented and it takes time to be fed back, an over shooting phenomenon may occur.

따라서 본 발명의 목적은 안정된 내부전원전압 구동 드라이버의 출력을 갖는 반도체 메모리장치를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor memory device having a stable output of the internal power supply voltage driver.

도 1은 종래의 내부전원전압 발생 장치를 갖는 반도체 메모리장치의 개략적인 회로도1 is a schematic circuit diagram of a semiconductor memory device having a conventional internal power supply voltage generator;

도 2는 도 1에 도시된 반도체 메모리장치에서의 현상을 나타내는 도면FIG. 2 is a diagram illustrating a phenomenon in the semiconductor memory device shown in FIG. 1.

도 3은 본 발명에 따른 반도체 메모리장치의 일실시예의 개략적인 회로도3 is a schematic circuit diagram of an embodiment of a semiconductor memory device according to the present invention;

도 4는 본 발명에 따른 반도체 메모리장치의 다른 실시예의 개략적인 회로도4 is a schematic circuit diagram of another embodiment of a semiconductor memory device according to the present invention;

도 5는 본 발명에 따른 반도체 메모리장치의 또 다른 실시예의 개략적인 회로도5 is a schematic circuit diagram of another embodiment of a semiconductor memory device according to the present invention;

도 6은 도3에 도시된 반도체 메모리장치에서의 현상을 난타낸 도면FIG. 6 is a diagram illustrating a phenomenon in the semiconductor memory device shown in FIG.

상기 목적을 달성하기 위한 본 발명에 따른 반도체 메모리장치는, 메모리셀 어레이 블락, 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 수단, 및 상기 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor memory device includes a differential amplifier configured to input a memory cell array block, an internal power supply voltage and a reference voltage fed back from the memory cell array block, and the output of the differential amplifier in response to an output of the differential amplifier. An internal power supply voltage driver for providing an internal power supply voltage to a memory cell array block, a pulldown means for pulling down an output terminal of the differential amplifier in response to a control signal, and a control signal generating means for generating the control signal do.

상기 목적을 달성하기 위한 본 발명에 따른 다른 구성의 반도체 메모리장치는, 메모리셀 어레이 블락, 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기, 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버, 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀업시키는 풀업 수단, 상기 제어신호를 발생하는 제어신호 발생수단, 및 입력신호를 소정의 시간만큼 지연시켜 상기 제어신호 발생수단으로 출력하는 지연수단을 구비하는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a semiconductor memory device having a memory cell array block, a differential amplifier having an internal power supply voltage and a reference voltage fed back from the memory cell array block, and an output of the differential amplifier. An internal power supply voltage driver for providing an internal power supply voltage to the memory cell array block in response, a pullup means for pulling up an output terminal of the differential amplifier in response to a control signal, a control signal generating means for generating the control signal, and an input signal Delay means for a predetermined time to output to the control signal generating means characterized in that it comprises a.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하겠다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 반도체 메모리장치의 바람직한 일실시예의 개략적인 회로도이다.3 is a schematic circuit diagram of a preferred embodiment of a semiconductor memory device according to the present invention.

도 3을 참조하면, 상기 일실시예의 반도체 메모리장치는, 메모리셀 어레이 블락(301), 상기 메모리셀 어레이 블락(301)으로부터 피드백되는 내부전원전압(MIVC) 및 기준전압(VREF)를 입력으로 하는 차동증폭기(303), 상기 차동증폭기(303)의 출력에 응답하여 상기 메모리셀 어레이 블락(301)에 내부전원전압(IVC)를 제공하는 내부전원전압 구동 드라이버(305), 제어신호(CNT)에 응답하여 상기 차동증폭기(303)의 출력단을 풀다운시키는 풀다운 수단(307), 및 상기 제어신호(CNT)를 발생하는 제어신호 발생수단(309)를 구비한다.Referring to FIG. 3, the semiconductor memory device according to the embodiment receives a memory cell array block 301, an internal power supply voltage MIVC, and a reference voltage VREF fed back from the memory cell array block 301. In response to an output of the differential amplifier 303 and the differential amplifier 303, an internal power supply voltage driving driver 305 and a control signal CNT which provide an internal power supply voltage IVC to the memory cell array block 301. A pull-down means 307 which pulls down the output terminal of the differential amplifier 303 in response, and a control signal generating means 309 for generating the control signal CNT.

상기 내부전원전압 구동 드라이버(305)는, 소오스에 내부전원전압(IVC)가 접속되고 게이트에 상기 차동증폭기(303)의 출력이 접속되며 드레인인 출력노드(N3)가 상기 메모리셀 어레이 블락(301)에 접속되는 피모스 트랜지스터로 구성된다.In the internal power supply voltage driving driver 305, an internal power supply voltage IVC is connected to a source, an output of the differential amplifier 303 is connected to a gate, and an output node N3, which is a drain, is the memory cell array block 301. Is connected to the PMOS transistor.

또한 상기 풀다운 수단(307)은 드레인에 상기 차동증폭기(303)의 출력이 접속되며 게이트에 상기 제어신호(CNT)가 접속되며 소오스에 접지전압(VSS)가 접속되는 엔모스 트랜지스터로 구성된다.The pull-down means 307 is composed of an NMOS transistor having a drain connected to the output of the differential amplifier 303, a control signal CNT connected to a gate, and a ground voltage VSS connected to a source.

또한 상기 제어신호 발생수단(309)는 자동펄스 발생기로서, 상기 메모리셀 어레이 블락(301)에서 전원전압을 사용하게 될 때 그 시점에 논리로우에서 논리하이로 변화하는 입력신호(PS)를 받아 반전시키는 제1인버터(309a), 상기 제1인버터의 출력을 반전시키는 제2인버터(309b), 상기 제2인버터의 출력을 반전시키는 제3인버터(309c), 상기 제3인버터의 출력 및 상기 신호(PS)를 입력으로 하는 낸드게이트(309d), 및 상기 낸드게이트의 출력을 반전시켜 상기 제어신호(CNT)를 발생하는 제4인버터(309e)로 구성된다. 여기에서 상기 제1 내지 제3인버터(309a 내지 309c)는 지연소자들이다.In addition, the control signal generating means 309 is an automatic pulse generator, and receives an input signal PS that changes from a logic low to a logic high at the time when the power supply voltage is used in the memory cell array block 301, and inverts it. The first inverter 309a to be inverted, the second inverter 309b to invert the output of the first inverter, the third inverter 309c to invert the output of the second inverter, the output of the third inverter and the signal ( And a fourth inverter 309e for generating the control signal CNT by inverting the output of the NAND gate. Here, the first to third inverters 309a to 309c are delay elements.

좀더 설명하면, 상기 메모리셀 어레이 블락(301)에서 전원전압을 사용하게 될 때 그 시점에 상기 신호(PS)가 논리로우에서 논리하이로 변화하게 되어 소정의 포지티브 펄스를 갖는 상기 제어신호(CNT)가 발생되며, 이에 따라 상기 풀다운 수단(307)이 상기 포지티브 펄스폭 만큼 턴온되어 상기 차동증폭기(303)의 출력이 풀다운된다. 따라서 상기 내부전원전압 구동 드라이버(305)가 상기 포지티브 펄스폭 만큼 턴온되어 상기 출력노드(N3)에 전하가 공급되게 된다.In detail, when the power supply voltage is used in the memory cell array block 301, the signal PS is changed from a logic low to a logic high at that time, so that the control signal CNT has a predetermined positive pulse. The pull-down means 307 is turned on by the positive pulse width, so that the output of the differential amplifier 303 is pulled down. Therefore, the internal power supply voltage driving driver 305 is turned on by the positive pulse width so that electric charge is supplied to the output node N3.

따라서 상기 내부전원전압 구동 드라이버(305)의 출력노드(N3)는 안정된 값을 갖게 된다. 즉 도 6에 도시된 바와 같이 딥(Dip) 현상(601)이 감소된다.Therefore, the output node N3 of the internal power supply voltage driving driver 305 has a stable value. That is, as illustrated in FIG. 6, the dip phenomenon 601 is reduced.

도 4는 본 발명에 따른 반도체 메모리장치의 바람직한 다른 실시예의 개략적인 회로도이다.4 is a schematic circuit diagram of another preferred embodiment of a semiconductor memory device according to the present invention.

도 4를 참조하면, 상기 다른 실시예의 반도체 메모리장치는, 상기 도 3에 도시된 일실시예의 반도체 메모리장치와 동일한 구성을 가지며, 단지 풀다운 수단(407)의 구성이 다르다.Referring to Fig. 4, the semiconductor memory device of the other embodiment has the same configuration as the semiconductor memory device of the embodiment shown in Fig. 3, except that the pull-down means 407 has a different configuration.

상기 풀다운 수단(407)은 드레인에 차동증폭기(403)의 출력이 접속되며 게이트에 제어신호(CNT)가 접속되는 제1엔모스 트랜지스터(407a)와, 드레인 및 게이트에 상기 제1엔모스 트랜지스터(407a)의 소오스가 접속되며 소오스에 접지전압(VSS)가 접속되는 제2엔모스 트랜지스터(407b)로 구성된다.The pull-down means 407 includes a first NMOS transistor 407a having a drain connected to an output of the differential amplifier 403 and a control signal CNT connected to a gate thereof, and a first NMOS transistor connected to a drain and a gate thereof. A source of 407a is connected, and a second NMOS transistor 407b is connected to a ground voltage VSS.

상기 제2엔모스 트랜지스터(407b)는, 상기 제1엔모스 트랜지스터(407a)가 제어신호(CNT)의 네거티브 펄스폭 만큼 턴온될 때 내부전원전압 구동 드라이버(405)의 게이트 전압의 변화를 감소시키기 위한 것이다. 즉 상기 내부전원전압 구동 드라이버(405)의 게이트 전압이 상기 제2엔모스 트랜지스터(407b)의 문턱전압 이하로 내려가지 않도록 하기 위한 것이다.The second NMOS transistor 407b may reduce the change in the gate voltage of the internal power supply voltage driving driver 405 when the first NMOS transistor 407a is turned on by the negative pulse width of the control signal CNT. It is for. That is, the gate voltage of the internal power supply voltage driving driver 405 does not fall below the threshold voltage of the second NMOS transistor 407b.

도 5는 본 발명에 따른 반도체 메모리장치의 또 다른 실시예의 개략적인 회로도이다.5 is a schematic circuit diagram of yet another embodiment of a semiconductor memory device according to the present invention.

도 5를 참조하면, 상기 또 다른 실시예의 반도체 메모리장치는, 메모리셀 어레이 블락(501), 상기 메모리셀 어레이 블락(501)으로부터 피드백되는 내부전원전압(MIVC) 및 기준전압(VREF)를 입력으로 하는 차동증폭기(503), 상기 차동증폭기(503)의 출력에 응답하여 상기 메모리셀 어레이 블락(501)에 내부전원전압(IVC)를 제공하는 내부전원전압 구동 드라이버(505), 제어신호(CNT)에 응답하여 상기 차동증폭기(503)의 출력단을 풀업시키는 풀업 수단(507), 상기 제어신호(CNT)를 발생하는 제어신호 발생수단(509), 및 입력신호(PS)를 소정의 시간만큼 지연시켜 상기 제어신호 발생수단(509)로 출력하는 지연수단(511)을 구비한다.Referring to FIG. 5, the semiconductor memory device of another embodiment may include a memory cell array block 501, an internal power supply voltage MIVC, and a reference voltage VREF fed back from the memory cell array block 501. An internal power supply voltage driving driver 505 and a control signal CNT which provide an internal power supply voltage IVC to the memory cell array block 501 in response to an output of the differential amplifier 503 and the differential amplifier 503. In response to the pull-up means 507 for pulling up the output stage of the differential amplifier 503, the control signal generating means 509 for generating the control signal CNT, and the input signal PS for a predetermined time. Delay means 511 for outputting to the control signal generating means 509.

상기 내부전원전압 구동 드라이버(505)는, 소오스에 내부전원전압(IVC)가 접속되고 게이트에 상기 차동증폭기(503)의 출력이 접속되며 드레인인 출력노드(N5)가 상기 메모리셀 어레이 블락(501)에 접속되는 피모스 트랜지스터로 구성된다.The internal power supply voltage driving driver 505 has an internal power supply voltage IVC connected to a source, an output of the differential amplifier 503 connected to a gate thereof, and an output node N5 serving as a drain having the drain of the memory cell array block 501. Is connected to the PMOS transistor.

상기 풀업 수단(507)은, 소오스에 내부전원전압(IVC)가 접속되고 게이트에 상기 제어신호(CNT)가 접속되며 드레인에 상기 차동증폭기(503)의 출력이 접속되는 피모스 트랜지스터로 구성된다.The pull-up means 507 is constituted by a PMOS transistor having an internal power supply voltage IVC connected to a source, a control signal CNT connected to a gate, and an output of the differential amplifier 503 connected to a drain.

상기 지연수단(511)은, 상기 메모리셀 어레이 블락(501)에서 전원전압을 사용하게 될 때 그 시점에 논리로우에서 논리하이로 변화하는 입력신호(PS)를 받아 반전시키는 제1인버터(511a), 상기 제1인버터의 출력을 반전시키는 제2인버터(511b)로 구성된다.The delay means 511 receives the input signal PS that changes from a logic low to a logic high at a time when a power supply voltage is used in the memory cell array block 501 and inverts the first inverter 511a. And a second inverter 511b for inverting the output of the first inverter.

또한 상기 제어신호 발생수단(509)는 자동펄스 발생기로서, 상기 지연수단(511)의 출력신호를 받아 반전시키는 제3인버터(509a), 상기 제3인버터의 출력을 반전시키는 제4인버터(509b), 상기 제4인버터의 출력을 반전시키는 제5인버터(509c), 및 상기 제5인버터의 출력 및 상기 지연수단(511)의 출력을 입력으로 하여 상기 제어신호(CNT)를 발생하는 낸드게이트(509d)로 구성된다. 여기에서 상기 제1 내지 제5인버터(511a, 511b, 509a 내지 509c)는 지연소자들이다.In addition, the control signal generating means 509 is an automatic pulse generator, the third inverter 509a for receiving the output signal of the delay means 511 and inverting the fourth inverter 509b for inverting the output of the third inverter. And a NAND gate 509d for generating the control signal CNT by inputting the fifth inverter 509c for inverting the output of the fourth inverter and the output of the fifth inverter and the output of the delay means 511. It is composed of The first to fifth inverters 511a, 511b, and 509a to 509c are delay elements.

좀더 설명하면, 상기 메모리셀 어레이 블락(501)에서 전원전압을 사용하게 될 때 그 시점에 상기 입력신호(PS)가 논리로우에서 논리하이로 변화하게 되어 소정의 네거티브 펄스를 갖는 상기 제어신호(CNT)가 발생되며, 이에 따라 상기 풀업 수단(507)이 상기 네거티브 펄스폭 만큼 턴온되어 상기 차동증폭기(503)의 출력이 풀업된다. 따라서 상기 내부전원전압 구동 드라이버(505)가 상기 네거티브 펄스폭 만큼 턴오프되어 상기 출력노드(N5)의 오버슈팅이 방지될 수 있다.In detail, when the power supply voltage is used in the memory cell array block 501, the input signal PS is changed from a logic low to a logic high at that time, so that the control signal CNT having a predetermined negative pulse. Is generated, and the pull-up means 507 is turned on by the negative pulse width to pull up the output of the differential amplifier 503. Therefore, the internal power supply voltage driving driver 505 may be turned off by the negative pulse width to prevent overshooting of the output node N5.

이상과 같이, 본 발명을 실시예들을 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.As described above, the present invention has been described in detail by way of examples, but the present invention is not limited thereto, and various modifications to the present invention can be made by those skilled in the art within the scope of the spirit of the present invention.

따라서 본 발명에 따른 반도체 메모리장치는 안정된 내부전원전압 구동 드라이버의 출력을 갖는 장점이 있다.Therefore, the semiconductor memory device according to the present invention has an advantage of having a stable internal power supply voltage driving driver.

Claims (10)

메모리셀 어레이 블락;Memory cell array blocks; 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기;A differential amplifier configured to input an internal power supply voltage and a reference voltage fed back from the memory cell array block; 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버;An internal power supply voltage driver for providing an internal power supply voltage to the memory cell array block in response to an output of the differential amplifier; 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀다운시키는 풀다운 수단; 및Pull-down means for pulling down an output stage of the differential amplifier in response to a control signal; And 상기 제어신호를 발생하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.And control signal generating means for generating the control signal. 제1항에 있어서, 상기 내부전원전압 구동 드라이버는, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 차동증폭기의 출력이 접속되며 드레인인 출력노드가 상기 메모리셀 어레이 블락에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.The PMOS transistor of claim 1, wherein the internal power supply voltage driving driver comprises a PMOS transistor having an output node connected to a source, a output of the differential amplifier connected to a gate thereof, and an output node connected to the memory cell array block as a drain. A semiconductor memory device, characterized in that provided. 제1항에 있어서, 상기 풀다운 수단은, 드레인에 상기 차동증폭기의 출력이 접속되며 게이트에 상기 제어신호가 접속되며 소오스에 접지전압이 접속되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.The semiconductor memory device according to claim 1, wherein the pull-down means includes an NMOS transistor connected to a drain thereof, an output of the differential amplifier, a gate connected to the control signal, and a ground voltage connected to a source. 제1항에 있어서, 상기 제어신호 발생수단은, 상기 메모리셀 어레이 블락에서 상기 내부전원전압을 사용하게 될 때 그 시점에 논리로우에서 논리하이로 변화하는 입력신호를 받아 반전시키는 제1인버터, 상기 제1인버터의 출력을 반전시키는 제2인버터, 상기 제2인버터의 출력을 반전시키는 제3인버터, 상기 제3인버터의 출력 및 상기 입력신호를 입력으로 하는 낸드게이트, 및 상기 낸드게이트의 출력을 반전시켜 상기 제어신호를 발생하는 제4인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.2. The inverter of claim 1, wherein the control signal generating means comprises: a first inverter configured to receive an input signal changing from a logic low to a logic high at a time when the internal power supply voltage is used in the memory cell array block; A second inverter for inverting the output of the first inverter, a third inverter for inverting the output of the second inverter, a NAND gate as an input of the output of the third inverter and the input signal, and an inverting output of the NAND gate And a fourth inverter for generating the control signal. 제1항에 있어서, 상기 풀다운 수단은, 드레인에 상기 차동증폭기의 출력이 접속되며 게이트에 상기 제어신호가 접속되는 제1엔모스 트랜지스터와, 드레인 및 게이트에 상기 제1엔모스 트랜지스터의 소오스가 접속되며 소오스에 접지전압이 접속되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.2. The pull-down unit according to claim 1, wherein the pull-down means includes: a first NMOS transistor connected to a drain of the output of the differential amplifier, and a control signal connected to a gate; and a source of the first NMOS transistor connected to a drain and a gate. And a second NMOS transistor having a ground voltage connected to the source. 메모리셀 어레이 블락;Memory cell array blocks; 상기 메모리셀 어레이 블락으로부터 피드백되는 내부전원전압 및 기준전압을 입력으로 하는 차동증폭기;A differential amplifier configured to input an internal power supply voltage and a reference voltage fed back from the memory cell array block; 상기 차동증폭기의 출력에 응답하여 상기 메모리셀 어레이 블락에 내부전원전압을 제공하는 내부전원전압 구동 드라이버;An internal power supply voltage driver for providing an internal power supply voltage to the memory cell array block in response to an output of the differential amplifier; 제어신호에 응답하여 상기 차동증폭기의 출력단을 풀업시키는 풀업 수단;Pull-up means for pulling up an output stage of the differential amplifier in response to a control signal; 상기 제어신호를 발생하는 제어신호 발생수단; 및Control signal generating means for generating the control signal; And 입력신호를 소정의 시간만큼 지연시켜 상기 제어신호 발생수단으로 출력하는 지연수단을 구비하는 것을 특징으로 하는 반도체 메모리장치.And delay means for delaying an input signal by a predetermined time and outputting the result to the control signal generating means. 제6항에 있어서, 상기 내부전원전압 구동 드라이버는, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 차동증폭기의 출력이 접속되며 드레인인 출력노드가 상기 메모리셀 어레이 블락에 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.The PMOS transistor of claim 6, wherein the internal power supply voltage driving driver comprises a PMOS transistor having an output node connected to a source, a output of the differential amplifier connected to a gate, and an output node connected to the memory cell array block as a drain. A semiconductor memory device, characterized in that provided. 제6항에 있어서, 상기 풀업 수단은, 소오스에 상기 내부전원전압이 접속되고 게이트에 상기 제어신호가 접속되며 드레인에 상기 차동증폭기의 출력이 접속되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.7. The semiconductor memory according to claim 6, wherein the pull-up means comprises a PMOS transistor connected to a source of the internal power supply voltage, a gate of the control signal, and a drain of an output of the differential amplifier. Device. 제6항에 있어서, 상기 지연수단은, 상기 메모리셀 어레이 블락에서 상기 내부전원전압을 사용하게 될 때 그 시점에 논리로우에서 논리하이로 변화하는 상기 입력신호를 받아 반전시키는 제1인버터, 상기 제1인버터의 출력을 반전시키는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.The inverter of claim 6, wherein the delay unit comprises: a first inverter configured to receive and invert the input signal changing from a logic low to a logic high at a time when the internal power supply voltage is used in the memory cell array block; And a second inverter for inverting the output of the first inverter. 제6항에 있어서, 상기 제어신호 발생수단은, 상기 지연수단의 출력신호를 받아 반전시키는 제3인버터, 상기 제3인버터의 출력을 반전시키는 제4인버터, 상기 제4인버터의 출력을 반전시키는 제5인버터, 및 상기 제5인버터의 출력 및 상기 지연수단의 출력을 입력으로 하여 상기 제어신호를 발생하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.7. The apparatus of claim 6, wherein the control signal generating means comprises: a third inverter for receiving the output signal of the delay means, a fourth inverter for inverting the output of the third inverter, and a third inverter for inverting the output of the fourth inverter. And a NAND gate which generates the control signal by inputting the fifth inverter and the output of the fifth inverter and the output of the delay means.
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