KR19990065626A

KR19990065626A - Emitter switch thyristor

Info

Publication number: KR19990065626A
Application number: KR1019980001011A
Authority: KR
Inventors: 석경욱
Original assignee: 김덕중; 페어차일드코리아반도체 주식회사
Priority date: 1998-01-15
Filing date: 1998-01-15
Publication date: 1999-08-05

Abstract

기생 사이리스터의 래치업 특성이 향상되고, 최대 차단전류 능력이 향상된 에미터 스위치 사이리스터에 관해 기재하고 있다. 이는, 고농도 제1 도전형의 반도체 기판과, 상기 기판 상에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 베이스영역을 구비한다. 또한, 상기 제1 도전형의 베이스영역 일 표면에 형성된 플로팅 에미터영역 및 소오스영역과, 상기 기판 상에 게이트 산화막을 개재하여 형성되고, 굴곡을 갖도록 형성된 게이트 전극을 구비하고, 상기 플로팅 에미터영역과 소오스영역 사이에 위치하고, 소오스 콘택과 가까운 부분에 위치한 합체된(merged) 베이스영역은 분리되어 형성된다.Emitter switch thyristors with improved latch-up characteristics of parasitic thyristors and improved maximum breaking current capability are described. It comprises a highly concentrated first conductive semiconductor substrate, a second conductive base region formed on the substrate, and a first conductive base region formed in the base region. And a floating emitter region and a source region formed on one surface of the base region of the first conductivity type, and a gate electrode formed on the substrate via a gate oxide film and formed to have a bend. The merged base region, located between the source region and the source region and close to the source contact, is formed separately.

Description

Emitter switch thyristor

본 발명은 전력용 소자(power device)에 관한 것으로, 특히 그 내부에 존재하는 기생 싸이리스터에 의한 래치-업(latch-up) 특성이 향상된 에미터 스위치 싸이리스터(Emitter Switched Thyristor)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power device, and more particularly to an emitter switched thyristor having improved latch-up characteristics by parasitic thyristors present therein.

일반적으로, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로 등에 사용되는 전력용 반도체 소자로서, 바이폴라 트랜지스터에 기초를 둔 바이폴라 계열 소자나 모스 트랜지스터에 기초를 둔 모스 계열 소자가 많이 사용되어 왔다. 그러나, 최근에는 모스 계열 소자의 빠른 스위칭 특성과 바이폴라 계열 소자의 높은 전류 밀도의 장점을 취한 IGBT(Insulated Gate Bipolar Transistor), MCT(Mos Controlled Thyristor), EST(Emitter Switched Thyristor)등과 같은 다양한 소자가 개발되고 있다.Generally, a power semiconductor device used in a switching mode power supply, a lamp ballast, a motor driving circuit, etc., a bipolar series device based on a bipolar transistor, or a MOS transistor based mos transistor. Many series devices have been used. Recently, however, various devices such as Insulated Gate Bipolar Transistor (IGBT), Mos Controlled Thyristor (MCT), and Emitter Switched Thyristor (EST), which take advantage of the fast switching characteristics of MOS-based devices and the high current density of bipolar-based devices, have been developed. It is becoming.

이중에서, 싸이리스터 구조를 이용한 MCT 및 EST는 이중 인젝션 메카니즘(Double Injection Mechanism)에 의해 MOSFET 이나 IGBT에 비해 수십배 이상의 전류 용량을 가지는 장점이 있다. 그러나, EST는 높은 전류 밀도에서 게이트로 제어가 불가능해지는 영역이 존재하게 된다. 이는, 상기 EST 내에 존재하는 기생 사이리스터의 래치-업이 발생되기 때문이다.In particular, MCT and EST using a thyristor structure have an advantage of having a current capacity that is several times higher than that of MOSFET or IGBT by a double injection mechanism. However, EST has a region where it cannot be controlled by the gate at high current density. This is because latch-up of parasitic thyristors present in the EST occurs.

도 1은 종래의 EST 에서 발생되는 래치-업 현상을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a latch-up phenomenon occurring in a conventional EST.

도면 참조부호 10은 고농도 P형의 반도체 기판을, 12는 저농도 N형의 베이스영역을, 14는 P형의 베이스영역을, 16은 플로팅 에미터영역을, 18은 고농도 P형의 소오스영역을, 20은 게이트전극을, 22는 절연막을, 24는 캐소드 전극을, 26은 에노드 전극을 각각 나타내며, J1,J2, J3 및 J4는 각 영역들 사이에 존재하는 접합면을 나타낸다.Reference numeral 10 denotes a high concentration P-type semiconductor substrate, 12 low N-type base region, 14 P-type base region, 16 floating emitter region, 18 high P-type source region, 20 represents a gate electrode, 22 represents an insulating film, 24 represents a cathode electrode, 26 represents an anode electrode, and J1, J2, J3, and J4 represent junction surfaces existing between the respective regions.

도 1에 도시된 바와 같이, 종래의 EST는, 고농도 P형(P⁺)의 기판(10) 상에 저농도 N형(N^-)의 베이스영역(12)이 형성되어 있으며, 상기 N형의 베이스영역(12) 내에 P형의 베이스영역(14)이 형성되어 있다. 상기 P형의 베이스영역(14) 일 표면에는 플로팅 에미터영역(16)과 소오스영역(18)이 형성되어 있으며, 게이트 전극(20)은 절연막(22)을 통해 캐소드 전극(24)과 절연된다. 상기 캐소드 전극(24)은 상기 소오스영역(18) 및 P형의 베이스영역(14)과 전기적을 연결되어 있다. 상기 에노드 전극(26)은 상기 고농도 반도체 기판(10)과 전기적으로 연결되어 있다.As shown in FIG. 1, in the conventional EST, a low concentration N type (N ⁻ ) base region 12 is formed on a high concentration P type (P ⁺ ) substrate 10. P-type base region 14 is formed in region 12. A floating emitter region 16 and a source region 18 are formed on one surface of the P-type base region 14, and the gate electrode 20 is insulated from the cathode electrode 24 through the insulating layer 22. . The cathode electrode 24 is electrically connected to the source region 18 and the P-type base region 14. The anode electrode 26 is electrically connected to the high concentration semiconductor substrate 10.

상기와 같은 구조의 EST는 플로팅 에미터(16)를 포함하는 메인 사이리스터(main thyristor, M)와, 소오스영역(18)을 포함하는 기생 사이리스터(parasitic thyristor, P)로 구분되고, 상기 게이트 전극(20)에 일정 전압이 인가될 때 상기 애노드 전극(26)으로부터 상기 캐소드 전극(24)으로 전류가 흐르게 된다.The EST having the above structure is divided into a main thyristor (M) including the floating emitter 16 and a parasitic thyristor (P) including the source region 18 and the gate electrode ( When a constant voltage is applied to the current 20, current flows from the anode electrode 26 to the cathode electrode 24.

상기 기생 사이리스터(P) 내의 상기 P형의 베이스영역(14)은, 이중 주입(double injection) 방법으로 형성되는데, 이는 상기 P형의 베이스영역(14)의 저항을 작게함으로써, 상기 기생 사이리스터(P)를 구성하는 P형의 베이스영역(14)과 N형의 소오스영역(18)에 의해 형성된 PN 접합이 턴-온되는 것을 방지하기 위해서이다.The P-type base region 14 in the parasitic thyristor P is formed by a double injection method, which reduces the resistance of the P-type base region 14, thereby causing the parasitic thyristor P This is to prevent the PN junction formed by the P-type base region 14 and the N-type source region 18 constituting () from being turned on.

예를 들어, 애노드 전극(26)에 양(positive)의 전압을 인가하고 상기 게이트 전극(20)에 문턱 전압 이상의 전압을 인가하면, 게이트 전극(20) 아래에는 채널(도시되지 않음)이 형성된다. 이에 따라, 캐소드 전극(24)으로부터 소오스영역(18), 채널, 플로팅 에미터영역(16), P형의 베이스영역(14), N형의 베이스영역(12) 및 반도체 기판(10)으로 전자 전류가 흐른다. 또한, 이 전자전류에 의해 PNP 트랜지스터가 턴온되고 이에 따라, 반도체 기판(10), N형의 베이스영역(12), P형의 베이스영역(14), 플로팅 에미터영역(16) 및 소오스영역(18)을 통해 상기 캐소드 전극(24)으로 정공전류가 흐른다.For example, when a positive voltage is applied to the anode electrode 26 and a voltage equal to or greater than a threshold voltage is applied to the gate electrode 20, a channel (not shown) is formed below the gate electrode 20. . Accordingly, electrons are transferred from the cathode electrode 24 to the source region 18, the channel, the floating emitter region 16, the P-type base region 14, the N-type base region 12, and the semiconductor substrate 10. Current flows In addition, the PNP transistor is turned on by this electron current, and accordingly, the semiconductor substrate 10, the N-type base region 12, the P-type base region 14, the floating emitter region 16, and the source region ( Hole current flows to the cathode electrode 24 through 18).

계속적으로 상기 애노드 전극(29)과 캐소드 전극(27) 사이의 전압을 증가시키면 상기 반도체 기판(10)에서 주입되는 정공의 양이 점점 증가하고, 이에따라 전자의 양도 증가하여 정공전류와 전자전류를 포함하는 전체 전류는 커지게 된다. 이러한 EST 구조에 따르면, 게이트(20)에 인가되는 전압에 의해 전자전류가 제어되고 정공전류가 형성되므로, 일반적인 전력용 소자에 비해 전류용량이 크다.If the voltage between the anode electrode 29 and the cathode electrode 27 is continuously increased, the amount of holes injected from the semiconductor substrate 10 is gradually increased, and thus the amount of electrons is increased to include the hole current and the electron current. The total current becomes large. According to the EST structure, since the electronic current is controlled by the voltage applied to the gate 20 and the hole current is formed, the current capacity is larger than that of the general power device.

그러나, 애노드 전극(26)과 캐소드 전극(24) 사이의 전압을 더욱 증가시키게 되면, 소오스영역(14) 아래의 P형 베이스영역(14) 내에 전압 강하가 유기되고 이는 상기 소오스영역(18)과 P형의 베이스영역(14) 사이의 접합이 순방향 바이어스가 되도록 만든다. 그 결과, 기생 사이리스터(P)에 래치-업이 발생되고, 더 이상 게이트(20) 전압으로 전류 흐름을 제어할 수 없게 된다. 따라서, EST의 최대 동작 전류 능력이 기생 사이리스터의 래치 전류 밀도에 의해 제한된다.However, if the voltage between the anode electrode 26 and the cathode electrode 24 is further increased, a voltage drop is induced in the P-type base region 14 below the source region 14, which causes the source region 18 and the same. The junction between the P-type base regions 14 is made to be forward biased. As a result, latch-up occurs in the parasitic thyristor P, and the current flow can no longer be controlled by the gate 20 voltage. Thus, the maximum operating current capability of the EST is limited by the latch current density of the parasitic thyristor.

본 발명이 이루고자 하는 기술적 과제는, 기생 사이리스터의 래치업 특성이 향상되고, 최대 차단전류 능력이 향상된 에미터 스위치 사이리스터를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide an emitter switch thyristor having improved latch-up characteristics of parasitic thyristors and improved maximum breaking current capability.

도 2(a)는 EST에서 발생되는 래치-업을 설명하기 위해 도시한 평면도이다.FIG. 2A is a plan view illustrating the latch-up generated in the EST.

도 2(b)는 상기 도 2(a)의 2b-2b'를 잘라본 단면도이다.(B) is sectional drawing which cut | disconnected 2b-2b 'of FIG. 2 (a).

도 3(a)는 본 발명의 일 실시예에 따른 EST 구조를 도시한 평면도이다.Figure 3 (a) is a plan view showing an EST structure according to an embodiment of the present invention.

도 3(b)는 상기 도 3(a)의 3b-3b'를 잘라본 단면도이다.(B) is sectional drawing which cut | disconnected 3b-3b 'of FIG. 3 (a).

상기 과제를 이루기 위하여 본 발명에 의한 에미터 스위치 사이리스터는, 고농도 제1 도전형의 반도체 기판과, 상기 기판 상에 형성된 제2 도전형의 베이스영역과, 상기 베이스영역 내에 형성된 제1 도전형의 베이스영역을 구비한다. 또한, 상기 제1 도전형의 베이스영역 일 표면에 형성된 플로팅 에미터영역 및 소오스영역과, 상기 기판 상에 게이트 산화막을 개재하여 형성되고, 굴곡을 갖도록 형성된 게이트 전극을 구비하고, 상기 플로팅 에미터영역과 소오스영역 사이에 위치하고, 소오스 콘택과 가까운 부분에 위치한 합체된(merged) 베이스영역은 분리되어 형성된다.In order to achieve the above object, the emitter switch thyristor according to the present invention is a semiconductor substrate of a high concentration first conductivity type, a base region of a second conductivity type formed on the substrate, and a base of a first conductivity type formed in the base region. With an area. And a floating emitter region and a source region formed on one surface of the base region of the first conductivity type, and a gate electrode formed on the substrate via a gate oxide film and formed to have a bend. The merged base region, located between the source region and the source region and close to the source contact, is formed separately.

따라서, 본 발명에 따르면, 플로팅 에미터영역과 소오스영역 사이에 위치한 합체된 베이스영역을 분리시킴으로써, 정공전류들이 에미터 발라스트 저항이 큰 지점으로 우회하게 되어 전체적인 래치-업 특성이 향상되며, 최대 차단 전류 능력이 향상된다.Therefore, according to the present invention, by separating the coalesced base region located between the floating emitter region and the source region, the hole currents are bypassed to the point where the emitter ballast resistance is large, thereby improving the overall latch-up characteristic, and the maximum blocking. Current capability is improved.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a)는 EST에서 발생되는 래치-업을 설명하기 위해 도시한 평면도이고, 도 2(b)는 상기 도 2(a)의 2b-2b'를 잘라본 단면도이다.FIG. 2A is a plan view illustrating the latch-up generated in the EST, and FIG. 2B is a cross-sectional view taken along line 2b-2b 'of FIG.

도면 참조부호 50은 고농도 P형의 반도체 기판을, 52는 저농도 N형의 베이스영역을, 54는 P형의 베이스영역을, 56은 플로팅 에미터영역을, 58은 고농도 N형의 소오스영역을, 60은 게이트 전극을, 62는 절연막을, 64는 캐소드 전극을, 66은 에노드 전극을 각각 나타낸다.Reference numeral 50 denotes a high concentration P-type semiconductor substrate, 52 a low concentration N-type base region, 54 a P-type base region, 56 a floating emitter region, 58 a high concentration N-type source region, 60 represents a gate electrode, 62 represents an insulating film, 64 represents a cathode electrode, and 66 represents an anode electrode.

도 2(a) 및 도 2(b)에 도시된 바와 같이, A 지점에서는 N⁺소오스 콘택과의 거리가 짧기 때문에, 전류가 많이 흐를 때 전위가 작게 올라간다. 이와 달리, B 지점에서는 N⁺소오스 콘택과의 거리가 멀어서 전류가 많이 흐를 때 전위가 많이 올라간다.As shown in Figs. 2 (a) and 2 (b), since the distance to the N ⁺ source contact is short at the point A, the potential rises small when a large amount of current flows. On the other hand, at the point B, the distance from the N ⁺ source contact is far, and the potential increases a lot when a large current flows.

따라서, P형 베이스영역(54)과의 전위차가 크게 되는 지점인 A 지점에서 주로 래치-업이 발생됨을 알수 있다.Therefore, it can be seen that the latch-up mainly occurs at the point A, which is a point where the potential difference with the P-type base region 54 becomes large.

도 3(a)는 본 발명의 일 실시예에 따른 EST 구조를 도시한 평면도이고, 도 3(b)는 상기 도 3(a)의 3b-3b'를 잘라본 단면도이다.3 (a) is a plan view illustrating an EST structure according to an embodiment of the present invention, and FIG. 3 (b) is a cross-sectional view taken along line 3b-3b 'of FIG. 3 (a).

도 3(b)에 도시된 바와 같이, 본 발명에 따른 EST는, 고농도 P형(P⁺)의 기판(50) 상에 저농도 N형(N^-)의 베이스영역(52)이 형성되어 있으며, 상기 N형의 베이스영역(52) 내에 P형의 베이스영역(54)이 형성되어 있다. 상기 P형의 베이스영역(54) 일 표면에는 플로팅 에미터영역(56)과 소오스영역(58)이 형성되어 있다. 상기 게이트 전극(60)은 절연막(62)을 통해 캐소드 전극(64)과 전기적으로 절연된다. 상기 캐소드 전극(64)은 상기 소오스영역(58) 및 P형의 베이스영역(54)과 전기적을 연결되어 있다. 상기 에노드 전극(66)은 또한, 상기 고농도 반도체 기판(50)과 전기적으로 연결되어 있다. 본 발명에 따르면, 상기 플로팅 에미터영역(56)과 소오스영역(58) 사이의 합체된(merged) 베이스영역(54)은 도시된 바와 같이 종래와 달리, N 소오스 콘택 부근에서 분리되어 있다. 따라서, 정공전류들이 에미터 발라스트 저항이 큰 B 지점으로 우회하게 되어 전체적인 래치-업 특성이 향상되며, 최대 차단 전류 능력이 향상된다.As shown in FIG. 3B, in the EST according to the present invention, a low concentration N-type (N ⁻ ) base region 52 is formed on a high concentration P-type (P ⁺ ) substrate 50. P-type base regions 54 are formed in the N-type base regions 52. A floating emitter region 56 and a source region 58 are formed on one surface of the P-type base region 54. The gate electrode 60 is electrically insulated from the cathode electrode 64 through the insulating layer 62. The cathode electrode 64 is electrically connected to the source region 58 and the P-type base region 54. The anode electrode 66 is also electrically connected to the high concentration semiconductor substrate 50. According to the present invention, the merged base region 54 between the floating emitter region 56 and the source region 58 is separated near the N source contact, as shown, unlike the prior art. Thus, the hole currents are diverted to point B, which has a large emitter ballast resistance, thereby improving the overall latch-up characteristic and improving the maximum blocking current capability.

상술한 바와 같이 본 발명에 따르면, EST 제품에 있어서, 플로팅 에미터영역과 소오스영역 사이에 위치한 합체된 베이스영역을 분리시킴으로써, 정공전류들이 에미터 발라스트 저항이 큰 지점으로 우회하게 되어 전체적인 래치-업 특성이 향상되며, 최대 차단 전류 능력이 향상된다.As described above, according to the present invention, in the EST product, by separating the coalesced base region located between the floating emitter region and the source region, the hole currents are bypassed to the point where the emitter ballast resistance is large so that the overall latch-up Characteristics are improved, and the maximum breaking current capability is improved.

Claims

A high concentration first conductive semiconductor substrate;

A second conductive base region formed on the substrate;

A base region of a first conductivity type formed in the base region;

A floating emitter region and a source region formed on one surface of the base region of the first conductivity type; And

A gate electrode formed on the substrate via a gate oxide film and having a bend;

And a merged base region located between the floating emitter region and the source region and located close to the source contact.