KR19990065518A - Semiconductor memory test device - Google Patents
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Abstract
반도체 메모리 테스트 장치가 개시된다. 이 장치는, 각각이 N비트인 기대값과 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1 비교부와, 병렬로 입력되는 N비트 워드의 기대값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제1 병/직렬 변환부와, 병렬로 입력되는 N비트 워드의 실제값을 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제2 병/직렬 변환부 및 제1 병/직렬 변환부의 출력과 제2 병/직렬 변환부의 출력을 비교하고, 비교된 결과를 비트 에러 신호로서 출력하는 제2 비교부를 구비하고, 에러 신호가 발생되는 시점의 어드레스에서 반도체 메모리가 불량이고, 비트 에러 신호가 발생되는 시점에 어드레스의 비트는 불량인 것을 특징으로 한다.A semiconductor memory test apparatus is disclosed. The apparatus compares the expected value of each N bit with the actual value actually output from the semiconductor memory, and compares the expected value of the N bit word input in parallel with the first comparison section that outputs the compared result as an error signal. A first parallel / serial converter for converting in series in response to an error signal, outputting the converted serial bits, and converting an actual value of an N-bit word input in parallel into serial in response to an error signal, and converting the serial And a second comparator for comparing the output of the second parallel / serial converter and the output of the second parallel / serial converter and the output of the second parallel / serial converter, and outputting the result as a bit error signal. The semiconductor memory is defective at an address when an error signal is generated, and the bits of the address are bad when a bit error signal is generated.
Description
본 발명은 회로내에 내장된 반도체 메모리를 테스트하기 위한 빌트 인 자기 테스트(BIST:Built In Self Test) 회로에 관한 것으로서, 특히, BIST 회로내에 포함되며 반도체 메모리의 불량 발생 위치와 다수개의 반도체 메모리들중 불량이 발생한 반도체 메모리를 가려낼 수 있는 반도체 메모리 테스트 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a built-in self test (BIST) circuit for testing a semiconductor memory embedded in a circuit. In particular, the present invention relates to a defect occurrence location of a semiconductor memory and a plurality of semiconductor memories. The present invention relates to a semiconductor memory test apparatus capable of screening out a defective semiconductor memory.
반도체 메모리를 테스트하기 위해서는 일반적으로 랜덤 논리 회로에 비해 많은 양의 테스트 패턴이 필요하다. 또한, 반도체 메모리의 모든 입/출력 핀들을 제어/관찰할 수 있어야 한다. 따라서, 반도체 메모리가 회로내에 내장된 경우에는 배선(routing) 문제, 패키지 핀 수의 제한, 테스트 프로그램의 길이등의 문제 때문에 반도체 메모리 테스트 패턴을 하드웨어적으로 구현하고, 이를 회로내에 내장하여 설계하는 BIST 방식이 사용된다. 그런데, BIST 회로를 이용하여 테스트하는 경우, 대부분 에러 신호(ERROR)를 사용하여 메모리 불량을 나타내는데, 이를 통해서는 메모리의 불량 여부나 메모리 불량이 발생한 어드레스만을 알 수 있다.Testing semiconductor memory generally requires a larger amount of test patterns than random logic circuits. In addition, all input / output pins of the semiconductor memory must be able to be controlled / observed. Therefore, in the case where the semiconductor memory is embedded in a circuit, the BIST, which implements the semiconductor memory test pattern in hardware and designs the semiconductor memory test pattern due to problems such as routing problems, limitation of the number of package pins, and the length of the test program, is designed in the circuit. Method is used. However, when testing using a BIST circuit, most of the error signals (ERROR) are used to indicate a memory failure, through which it is possible to know only whether the memory is bad or the address where the memory failure has occurred.
반도체 메모리 불량이 발생한 어드레스만을 저장하는 종래의 반도체 메모리 테스트 장치는 미국 특허 출원 번호 US5,568,437에 개시되어 있고, 다수개의 반도체 메모리들을 병렬로 테스트할 수는 있지만 불량 메모리를 식별해내지 못하는 종래의 반도체 메모리 테스트 장치는 국내 특허 출원 번호 P96-69172에 개시되어 있다.A conventional semiconductor memory test apparatus for storing only an address where a semiconductor memory failure has occurred is disclosed in US Patent Application No. US5,568,437, and a conventional semiconductor which can test a plurality of semiconductor memories in parallel but fails to identify a defective memory. The memory test apparatus is disclosed in domestic patent application number P96-69172.
전술한 종래의 반도체 메모리 테스트 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.The configuration and operation of the above-described conventional semiconductor memory test apparatus are described as follows with reference to the accompanying drawings.
도 1은 하나의 반도체 메모리를 테스트하는 종래의 반도체 메모리 테스트 장치의 개략적인 블럭도로서, N 비트 비교기(10)로 구성된다.FIG. 1 is a schematic block diagram of a conventional semiconductor memory test apparatus for testing one semiconductor memory, which is composed of N bit comparators 10.
도 1에 도시된 N 비트 비교기(10)는 반도체 메모리로부터 출력되는 N비트의 실제값과 반도체 메모리로부터 출력되어야할 N 비트의 기대값이 동일한가를 비교하고, 비교된 결과를 반도체 메모리의 불량 여부를 나타내는 에러 신호(ERROR)로서 출력한다. 여기서, 기대값은 BIST 회로로부터 출력된다. 즉, 도 1에 도시된 종래의 반도체 메모리 테스트 장치는 반도체 메모리 불량이 발생한 경우 발생한 시점을 근거로 어드레스를 알아 낼 수 있었으나, 불량이 발생한 정확한 위치 즉, 불량 비트는 알 수 없는 문제점이 있었다.The N-bit comparator 10 shown in FIG. 1 compares the actual value of the N-bit output from the semiconductor memory with the expected value of the N-bit to be output from the semiconductor memory, and compares the result of the defect to determine whether the semiconductor memory is defective. Output as an error signal (ERROR) indicated. Here, the expected value is output from the BIST circuit. That is, the conventional semiconductor memory test apparatus shown in FIG. 1 was able to find out an address based on a time point when a semiconductor memory failure occurred, but there was a problem in which the exact location where the failure occurred, that is, the bad bit was unknown.
도 2는 다수개의 반도체 메모리들을 병렬로 테스트하는 종래의 반도체 테스트 장치의 블럭도로서, 제1 ∼ 제M 비교기들(20, 22, ... 및 24) 및 OR 게이트(26)로 구성된다.FIG. 2 is a block diagram of a conventional semiconductor test apparatus for testing a plurality of semiconductor memories in parallel, and is composed of first to Mth comparators 20, 22,..., And 24 and an OR gate 26.
도 2에 도시된 바와 같이, 종래의 반도체 메모리 테스트 장치의 각 비교기(20, 22. ... 또는 24)는 해당하는 메모리로부터 출력되는 실제값(R1, R2, ... 또는 RM)과 BIST 회로로부터 출력되는 기대값(E1, E2, ... 또는 EM)이 동일한가를 비교하고, 비교된 결과를 OR 게이트(26)로 출력한다. OR 게이트(26)는 제1 ∼ 제M 비교기들(20, 22, ... 및 24)에서 비교된 결과들을 논리합하고, 논리합한 결과를 에러 신호(ERROR)로서 출력하여 적어도 하나 이상의 반도체 메모리가 불량인가만을 식별할 수 있다. 즉, 다수개의 반도체 메모리를 위한 비교기들의 출력을 논리합하여 외부로 출력하기 때문에 불량인 반도체 메모리를 식별할 수 없는 문제점이 있었다.As shown in FIG. 2, each of the comparators 20, 22..., Or 24 of the conventional semiconductor memory test apparatus includes a real value R1, R2, ... or RM and a BIST output from a corresponding memory. It compares whether the expected values (E1, E2, ... or EM) output from the circuit are the same, and outputs the compared result to the OR gate 26. The OR gate 26 logically sums the results compared in the first to Mth comparators 20, 22,..., And 24, and outputs the result of the logical sum as an error signal ERROR, thereby providing at least one semiconductor memory. Only bad can be identified. That is, since the outputs of the comparators for the plurality of semiconductor memories are ORed and output to the outside, there is a problem in that a defective semiconductor memory cannot be identified.
본 발명이 이루고자 하는 기술적 과제는, 내장된 반도체 메모리에서 불량이 발생한 비트를 가려낼 수 있는 반도체 메모리 테스트 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory test apparatus capable of screening out bits in which a defect occurs in an embedded semiconductor memory.
본 발명이 이루고자 하는 다른 기술적 과제는, 내장된 다수개의 반도체 메모리들중에서 불량이 발생한 반도체 메모리를 가려낼 수 있는 반도체 테스트 장치를 제공하는 데 있다.Another object of the present invention is to provide a semiconductor test apparatus capable of selecting a semiconductor memory in which a defect occurs among a plurality of embedded semiconductor memories.
도 1은 하나의 반도체 메모리를 테스트하는 종래의 반도체 메모리 테스트 장치의 개략적인 블럭도이다.1 is a schematic block diagram of a conventional semiconductor memory test apparatus for testing one semiconductor memory.
도 2는 다수개의 반도체 메모리들을 병렬로 테스트하는 종래의 반도체 테스트 장치의 블럭도이다.2 is a block diagram of a conventional semiconductor test apparatus for testing a plurality of semiconductor memories in parallel.
도 3은 하나의 반도체 메모리를 테스트하는 본 발명에 의한 반도체 메모리 테스트 장치의 블럭도이다.3 is a block diagram of a semiconductor memory test apparatus according to the present invention for testing one semiconductor memory.
도 4는 도 3에 도시된 제1 또는 제2 병/직렬 변환부의 본 발명에 의한 바람직한 일실시예의 회로도이다.4 is a circuit diagram of a preferred embodiment according to the present invention of the first or second bottle / serial conversion unit shown in FIG. 3.
도 5 (a) ∼ 5 (c)들은 도 3에 도시된 장치의 각 부의 파형도들이다.5 (a) to 5 (c) are waveform diagrams of each part of the apparatus shown in FIG.
도 6은 다수개의 반도체 메모리들을 테스트하는 본 발명에 의한 반도체 메모리 장치의 블럭도이다.6 is a block diagram of a semiconductor memory device according to the present invention for testing a plurality of semiconductor memories.
도 7 (a) ∼ 7 (c)들은 도 6에 도시된 장치의 각 부의 파형도들이다.7 (a) to 7 (c) are waveform diagrams of respective parts of the apparatus shown in FIG.
도 8은 다수개의 반도체 메모리들을 테스트하는 본 발명에 의한 반도체 테스트 장치의 다른 블럭도이다.8 is another block diagram of a semiconductor test apparatus according to the present invention for testing a plurality of semiconductor memories.
상기 과제를 이루기 위해, 메모리 테스트 패턴을 반도체 메모리로 출력하고, 상기 메모리 테스트 패턴에 따라 상기 반도체 메모리로부터 출력되어야할 기대값을 출력하는 빌트 인 자기 테스트회로에 포함되는 본 발명에 의한 반도체 메모리 테스트 장치는, 각각이 N비트인 상기 기대값과 상기 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 에러 신호로서 출력하는 제1 비교수단과, 병렬로 입력되는 N비트 워드의 상기 기대값을 상기 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제1 병/직렬 변환 수단과, 병렬로 입력되는 N비트 워드의 상기 실제값을 상기 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제2 병/직렬 변환 수단 및 상기 제1 병/직렬 변환 수단의 출력과 상기 제2 병/직렬 변환 수단의 출력을 비교하고, 비교된 결과를 비트 에러 신호로서 출력하는 제2 비교 수단으로 구성되고, 상기 에러 신호가 발생되는 시점의 어드레스에서 상기 반도체 메모리가 불량이고, 상기 비트 에러 신호가 발생되는 시점에 상기 어드레스의 비트는 불량인 것이 바람직하다.In order to achieve the above object, the semiconductor memory test apparatus according to the present invention is included in a built-in magnetic test circuit which outputs a memory test pattern to a semiconductor memory and outputs an expected value to be output from the semiconductor memory according to the memory test pattern. Is a first comparison means for comparing the expected value, each of which is N bits, with the actual value actually output from the semiconductor memory, and outputting the compared result as an error signal, and the expected value of the N bit word input in parallel. Converts to serial in response to the error signal, converts the actual value of the N-bit word input in parallel to the serial in response to the error signal, and the first parallel / serial conversion means for outputting the converted serial bits. Second jar / serial converting means for outputting the converted serial bits and the output of the first jar / serial converting means and the second jar / serial converting means. A second comparing means for comparing the output of the column converting means and outputting the compared result as a bit error signal, wherein the semiconductor memory is defective at the address at the time when the error signal is generated, and the bit error signal is generated. At this point, it is preferable that the bits of the address are bad.
상기 다른 과제를 이루기 위해, 해당하는 메모리 테스트 패턴에 따라 제1 ∼ 제M 반도체 메모리들로부터 출력되어야할 제1 기대값을 출력하는 빌트 인 자기 테스트회로에 포함되는 본 발명에 의한 반도체 메모리 테스트 장치는, 각각이, 상기 제1 기대값과 상기 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 제1 에러 신호로서 출력하는 제1 ∼ 제M 비교기들과, 각 비트가 상기 제1 ∼ 제M 비교기로부터 각각 출력되는 M비트의 제1 에러 신호들과 M 비트의 제2 기대값들을 비교하고, 비교된 결과를 제2 에러 신호로서 출력하는 제M+1 비교수단과, 병렬로 입력되는 M 비트의 상기 제1 에러 신호들을 상기 제2 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제1 병/직렬 변환 수단과, 병렬로 입력되는 M 비트의 상기 제2 기대값들을 상기 제2 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 출력하는 제2 병/직렬 변환 수단 및 상기 제1 병/직렬 변환 수단의 출력과 상기 제2 병/직렬 변환 수단의 출력을 비교하고, 비교된 결과를 제3 에러 신호로서 출력하는 제M+2 비교 수단으로 구성되고, 상기 제1 에러 신호가 발생되는 시점의 어드레스에서 해당하는 상기 반도체 메모리는 불량이고, 상기 제3 에러 신호는 불량인 상기 반도체 메모리를 나타내는 신호인 것이 바람직하다.In order to achieve the above object, the semiconductor memory test apparatus of the present invention, which is included in a built-in magnetic test circuit that outputs a first expected value to be output from first to Mth semiconductor memories according to a corresponding memory test pattern, The first to M-th comparators each of which compares the first expected value with the actual value actually output from the semiconductor memory and outputs the result of the comparison as a first error signal, and each bit includes the first to Mth comparators. M + 1 comparison means for comparing the first error signals of M bits and the second expected values of M bits respectively output from the M-th comparator and outputting the compared result as a second error signal, which is input in parallel First parallel / serial conversion means for converting the first error signals of M bits in series in response to the second error signal and outputting the converted serial bits, and the M bits input in parallel Second parallel / serial conversion means for converting two expected values in series in response to the second error signal, and outputting the converted serial bits and the output of the first parallel / serial conversion means and the second parallel / serial conversion means; And the M + 2 comparison means for comparing the output of the means and outputting the compared result as a third error signal, wherein the semiconductor memory corresponding to the address at the time when the first error signal is generated is defective, and It is preferable that a 3rd error signal is a signal which shows the said semiconductor memory which is bad.
또는, 해당하는 메모리 테스트 패턴에 따라 제1 ∼ 제M 반도체 메모리들로부터 출력되어야할 기대값을 출력하는 빌트 인 자기 테스트회로에 포함되는 본 발명에 의한 반도체 메모리 테스트 장치는, 각각이, 해당하는 상기 기대값과 상기 반도체 메모리로부터 실제로 출력되는 실제값을 비교하고, 비교된 결과를 제1 에러 신호로서 출력하는 제1 ∼ 제M 비교 수단들과, 각각이 상기 제1 ∼ 제M 비교 수단들로부터 각각 출력되는 M 비트의 제1 에러 신호들을 논리합하고, 논리합한 결과를 제2 에러 신호로서 출력하는 논리합 수단 및 병렬로 입력되는 M 비트의 상기 제1 에러 신호들을 상기 제2 에러 신호에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 제3 에러 신호로서 출력하는 병/직렬 변환 수단들로 구성되고, 상기 제1 에러 신호가 발생되는 시점의 어드레스에서 해당하는 상기 반도체 메모리는 불량이고, 상기 제3 에러 신호는 불량인 상기 반도체 메모리를 나타내는 신호인 것이 바람직하다.Alternatively, the semiconductor memory test apparatus according to the present invention, which is included in a built-in magnetic test circuit that outputs an expected value to be output from the first to Mth semiconductor memories according to a corresponding memory test pattern, respectively, corresponds to the above-mentioned. First to M-th comparison means for comparing an expected value with an actual value actually output from the semiconductor memory, and outputting the compared result as a first error signal, respectively, from the first to M-th comparison means, respectively. Logic sum means for outputting the first error signals of M bits to be output and outputting the result of the logical sum as a second error signal, and the first error signals of M bits input in parallel to the second error signal in series. And parallel / serial converting means for converting and outputting the converted serial bits as a third error signal, and at the time when the first error signal is generated Wherein the semiconductor memory is defective in that the switch, and the third error signal is preferably a signal indicating the failure of the semiconductor memory.
이하, 테스트하고자 하는 반도체 메모리가 하나인 경우, 본 발명에 의한 반도체 메모리 테스트 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, when there is only one semiconductor memory to be tested, the configuration and operation of the semiconductor memory test apparatus according to the present invention will be described as follows with reference to the accompanying drawings.
도 3은 하나의 반도체 메모리를 테스트하는 본 발명에 의한 반도체 메모리 테스트 장치의 블럭도로서, 제1 및 제2 병/직렬 변환부들(40 및 42), 제1 및 제2 비교부들(44 및 46) 및 대기 신호 발생부(48)로 구성된다.3 is a block diagram of a semiconductor memory test apparatus according to the present invention for testing one semiconductor memory, wherein the first and second parallel / serial conversion units 40 and 42 and the first and second comparison units 44 and 46 are shown. ) And the standby signal generator 48.
도 3에 도시된 장치는 내장된 하나의 반도체 메모리를 테스트하는 BIST회로내에 포함된다. 여기서, BIST 회로는 메모리 테스트 패턴을 테스트하고자 하는 반도체 메모리로 출력하고, 반도체 메모리는 입력한 메모리 테스트 패턴에 따라 실제 데이타인 실제값을 도 3에 도시된 반도체 메모리 테스트 장치로 출력한다.The apparatus shown in Fig. 3 is contained in a BIST circuit for testing one embedded semiconductor memory. Here, the BIST circuit outputs the memory test pattern to the semiconductor memory to be tested, and the semiconductor memory outputs the actual value, which is actual data, to the semiconductor memory test apparatus shown in FIG. 3 according to the input memory test pattern.
도 3에 도시된 제1 비교부(44)는 BIST회로로부터 출력되는 N비트의 기대값과 반도체 메모리로부터 출력되는 실제값이 동일한가를 비교하고, 비교된 결과를 제1 에러 신호(ERROR1)로서 대기 신호 발생부(48) 및 제1 및 제2 병/직렬 변환부들(40 및 42)로 출력한다. 여기서, 제1 에러 신호(ERROR1)가 발생되는 시점의 어드레스에서 반도체 메모리는 불량이다.The first comparison unit 44 shown in FIG. 3 compares whether the expected value of N bits output from the BIST circuit and the actual value output from the semiconductor memory are the same, and waits for the comparison result as the first error signal ERROR1. Output to the signal generator 48 and the first and second parallel / serial converters 40 and 42. Here, the semiconductor memory is defective at the address at the time when the first error signal ERROR1 is generated.
제1 병/직렬 변환부(40)는 BIST회로로부터 병렬로 병렬 입력 단자(PI)를 통해 입력되는 N비트 워드의 기대값을 신호 인에이블 단자(SE:Signal Enable)로 입력되는 제1 에러 신호(ERROR1) 및 클럭단자(CK)를 통해 입력되는 클럭 신호(CLOCK)에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 제2 비교부(46)로 직렬 출력 단자(SO:Serial Output)를 통해 출력한다. 제2 병/직렬 변환부(42)는 반도체 메모리로부터 병렬로 병렬 입력 단자(PI)를 통해 입력되는 N비트 워드의 실제값을 신호 인에이블 단자(SE)를 통해 입력되는 제1 에러 신호(ERROR1)에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 제2 비교부(46)로 직렬 출력 단자(SO)를 통해 출력한다.The first parallel / serial converter 40 inputs an expected value of an N-bit word input in parallel from the BIST circuit through the parallel input terminal PI to the signal enable terminal SE. In response to the clock signal (CLOCK) input through the (ERROR1) and the clock terminal (CK) to convert in series, the converted serial bit to the second comparator 46 through the serial output terminal (SO: Serial Output) (SO) Output The second parallel / serial converter 42 inputs the actual value of the N-bit word input through the parallel input terminal PI in parallel from the semiconductor memory through the signal enable terminal SE. ), And converts the converted serial bits to the second comparator 46 through the serial output terminal SO.
제2 비교부(46)는 제1 병/직렬 변환부(40)의 출력과 제2 병/직렬 변환부(42)의 출력을 비교하고, 비교된 결과를 제2 에러 신호(ERROR2)로서 출력한다. 여기서, 제2 에러 신호(ERROR2)는 제1 에러 신호(ERROR1)가 발생된 시점의 어드레스에서 어느 비트가 불량인가를 나타내는 신호이다. 대기 신호 발생부(48)는 제1 에러 신호(ERROR1)에 응답하여, 단위 워드가 테스트되는 동안 대기 신호(WS:Wait Signal)를 발생한다. 즉, BIST회로는 반도체 메모리에 불량이 발생할 때, 대기 신호(WS)에 의해 반도체 메모리의 워드 길이인 N 사이클만큼 메모리 테스트 패턴의 생성을 멈춘다.The second comparator 46 compares the output of the first parallel / serial converter 40 and the output of the second parallel / serial converter 42, and outputs the compared result as the second error signal ERROR2. do. Here, the second error signal ERROR2 is a signal indicating which bit is defective in the address at the time when the first error signal ERROR1 is generated. The wait signal generator 48 generates a wait signal WS while the unit word is tested in response to the first error signal ERROR1. That is, when a defect occurs in the semiconductor memory, the BIST circuit stops generating the memory test pattern by N cycles, which is the word length of the semiconductor memory, by the wait signal WS.
결국, 도 3에 도시된 본 발명에 의한 반도체 메모리 테스트 장치는 반도체 메모리로부터 출력되는 실제값과 BIST회로로부터 출력되는 기대값이 서로 다를 때, 병/직렬 변환부를 이용하여 실제값과 기대값을 각각 1비트씩 비트별로 비교하여, 그 결과를 출력한다. 따라서, 반도체 메모리에 불량이 발생할 때, 제2 에러 신호(ERROR2)를 이용하여 불량 비트를 외부에서 알아낼 수 있다.As a result, when the actual value output from the semiconductor memory and the expected value output from the BIST circuit are different from each other, the semiconductor memory test apparatus illustrated in FIG. 3 uses the parallel / serial conversion unit to respectively calculate the actual value and the expected value. Compare bit by bit and output the result. Therefore, when a failure occurs in the semiconductor memory, the failure bit may be externally detected using the second error signal ERROR2.
도 4는 도 3에 도시된 제1 또는 제2 병/직렬 변환부(40 또는 42)의 본 발명에 의한 바람직한 일실시예의 회로도로서, 제1 ∼ 제N D 플립플롭(f/f:flip-flop)들(60, 64, ..., 68 및 72) 및 제1 ∼ 제N-1 멀티플렉서들(62, ..., 66 및 70)로 구성된다.FIG. 4 is a circuit diagram of one preferred embodiment according to the present invention of the first or second bottle / serial converter 40 or 42 shown in FIG. 3, wherein the first through ND flip-flops (f / f: flip-flop) are shown in FIG. ), 60, 64, ..., 68 and 72 and the first through N-th multiplexers 62, ..., 66 and 70.
도 4에 도시된 제1 D 플립플롭(60)은 병렬 입력 단자(PI)를 통해 입력되는 N비트의 기대값에서 최상위 비트인 제N 비트(IN)를 데이타 입력하고, 클럭 신호(CLOCK)를 클럭 입력(CK)하고, 정 출력(Q)을 제1 멀티플렉서(62)로 출력한다. 제1 멀티플렉서(62)는 제1 D 플립플롭(60)의 정출력(Q)과 제N-1 비트(IN-1)를 신호 인에이블 단자(SE)를 통해 입력되는 제1 에러 신호(ERROR1)에 응답하여 선택적으로 출력한다. 즉, 제1 멀티플렉서(62)는 제1 에러 신호(ERROR1)가 고 논리 레벨인 경우, 제1 D 플립플롭(60)에 저장된 데이타를 선택하여 출력하고, 제1 에러 신호(ERROR1)가 저 논리 레벨인 경우 병렬 입력 단자(PI)를 통해 입력되는 제N-1 비트(IN-1)를 선택하여 출력한다.The first D flip-flop 60 shown in FIG. 4 inputs the N-th bit I N , which is the most significant bit from the expected value of the N bit input through the parallel input terminal PI, and clock signal CLOCK. Is inputted to the clock CK and the positive output Q is output to the first multiplexer 62. The first multiplexer 62 inputs the first error signal, which receives the constant output Q and the N−1th bit I N−1 of the first D flip-flop 60 through the signal enable terminal SE. Optionally output in response to ERROR1). That is, when the first error signal ERROR1 has a high logic level, the first multiplexer 62 selects and outputs data stored in the first D flip-flop 60, and the first error signal ERROR1 has a low logic. In the case of the level, the N-1th bit I N-1 input through the parallel input terminal PI is selected and output.
마찬가지로, 제X 플립플롭(2≤X≤N)은 제X-1 멀티플렉서의 출력을 데이타 입력하고, 제Y(2≤Y≤N-1) 멀티플렉서는 제Y 플립플롭의 정출력(Q)과 제N-Y 비트(IN-Y)를 제1 에러 신호(ERROR1)에 응답하여 선택적으로 출력하고, 제N 플립플롭(72)의 정출력(Q)은 변환된 직렬 비트에 해당한다.Similarly, the X flip-flop (2≤X≤N) inputs the output of the X-1 multiplexer and the Y (2≤Y≤N-1) multiplexer is equal to the positive output Q of the Y flip-flop. The NYth bit I NY is selectively output in response to the first error signal ERROR1, and the positive output Q of the Nth flip-flop 72 corresponds to the converted serial bit.
도 5 (a) ∼ 5 (c)들은 도 3에 도시된 장치의 각 부의 파형도들로서, 도 5 (a)는 어드레스를 나타내는 파형도이고, 도 5 (b)는 제1 에러 신호(ERROR1)를 나타내는 파형도이고, 도 5 (c)는 제2 에러 신호(또는, 비트 에러 신호)의 파형도를 나타낸다.5 (a) to 5 (c) are waveform diagrams of respective parts of the apparatus shown in FIG. 3, FIG. 5 (a) is a waveform diagram showing an address, and FIG. 5 (b) is a first error signal ERROR1. 5C is a waveform diagram of a second error signal (or a bit error signal).
만일, 워드의 길이(N)가 8이고, 도 5 (a)에 도시된 i번째 어드레스에서 반도체 메모리의 불량이 발생하였다고 가정한다. 이 때, 도 5 (a)에 도시된 i번째 어드레스에서 제1 에러 신호(ERROR1)는 워드 길이가 8비트이기 때문에 8 사이클동안 고 논리 레벨로 유지된다. 이 때, 도 5 (c)에 도시된 제2 에러 신호(ERROR2)는 불량 비트에 대한 정보를 가지고 있는 신호로서, 해당 비트가 불량인 경우 고 논리 레벨로 된다. 즉, 도 5 (c)에 도시된 예에서는 1, 5 및 7번째 비트들에 불량이 발생하였다.If the word length N is 8, it is assumed that a failure of the semiconductor memory occurs at the i-th address shown in Fig. 5A. At this time, the first error signal ERROR1 at the i th address shown in Fig. 5A is maintained at a high logic level for eight cycles because the word length is eight bits. At this time, the second error signal ERROR2 shown in FIG. 5C is a signal having information on a bad bit, and when the bit is bad, the second error signal ERROR2 is at a high logic level. That is, in the example shown in FIG. 5C, a failure occurs in the 1st, 5th, and 7th bits.
이하, 다수개의 반도체 메모리들을 병렬로 테스트하고자 하는 경우, 본 발명에 의한 반도체 메모리 테스트 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, when a plurality of semiconductor memories are to be tested in parallel, the configuration and operation of a semiconductor memory test apparatus according to the present invention will be described as follows with reference to the accompanying drawings.
도 6은 다수개의 반도체 메모리들을 테스트하는 본 발명에 의한 반도체 메모리 장치의 블럭도로서, 제1 ∼ 제M 비교기들(100, 102, ... 및 104) 및 도 3에 도시된 반도체 메모리 테스트 장치(106)로 구성된다.FIG. 6 is a block diagram of a semiconductor memory device according to the present invention for testing a plurality of semiconductor memories, and includes the first to Mth comparators 100, 102,... And 104 and the semiconductor memory test apparatus shown in FIG. 3. It consists of 106.
BIST회로가 해당하는 메모리 테스트 패턴에 따라 제1 ∼ 제M 반도체 메모리들(미도시)로부터 출력되어야할 제1 기대값들(E11, E12, ... 및 E1M)을 해당하는 비교기(100, 102, ... 또는 104)로 출력한다고 하자. 이 때, 제1 ∼ 제M 비교기들(100, 102, ... 및 104) 각각은, 해당하는 제1 기대값(E11, E12, ... 또는 E1M)과 해당하는 반도체 메모리(미도시)로부터 출력되는 실제값(R1, R2, ... 또는 RM)을 비교하고, 비교된 결과를 제1 에러 신호(ER11, ER12, ... 또는 ER1M)로서 반도체 테스트 장치(106)로 출력한다. 예를 들어, 제1 비교기(100)는 BIST회로로부터 출력되는 제1 기대값(E11)과 반도체 메모리로부터 출력되는 실제값(R1)이 동일한가를 비교하고, 비교된 결과인 제1 에러 신호(E11)를 반도체 테스트 장치(106)로 출력한다.Comparators corresponding to the first expected values E 11 , E 12 ,... And E 1M to be output from the first to Mth semiconductor memories (not shown) according to the corresponding memory test pattern of the BIST circuit ( 100, 102, ... or 104). In this case, each of the first to Mth comparators 100, 102,..., And 104 may include a corresponding first expected value E 11 , E 12 ,..., Or E 1M and a corresponding semiconductor memory ( Compare the actual values (R 1 , R 2 , ... or R M ) output from the not shown), and compare the result as a first error signal ER 11 , ER 12 , ... or ER 1M . Output to test device 106. For example, the first comparator 100 compares whether the first expected value E 11 output from the BIST circuit and the actual value R 1 output from the semiconductor memory are the same and compare the first error signal. (E 11 ) is output to the semiconductor test device 106.
도 6에 도시된 반도체 메모리 테스트 장치(106)는 도 3에 도시된 반도체 메모리 테스트 장치이다. 전술한 그 동작을 살펴보면, 제1 ∼ 제M 비교기들(100, 102, ... 및 104)로부터 출력되는 M비트의 제1 에러 신호들(ER11, ER12, ... 및 ER1M)을 실제값 단자(R)로 입력하고, BIST회로로부터 출력되는 M비트의 제2 기대값(E2)을 기대값 단자(E)로 입력하여 전술한 동작에 의해 제1 에러 신호(ERROR1)를 제2 에러 신호(ER2)로서 출력하고, 제2 에러 신호(ERROR2)를 제3 에러 신호(ER3)로서 출력하며, 대기 신호(WS)를 BIST회로의 동작을 정지시키는 신호(WS)로서 출력한다. 여기서, 제2 에러 신호(ER2)는 제1 ∼ 제M 반도체 메모리들중에서 적어도 하나 이상의 반도체 메모리가 불량인 것을 나타낸다. 또한, 제2 기대값(E2)은, 각 비교기(100, 102, ... 또는 104)가 기대값(E11, E12, ... 또는 E1M)과 실제값(R1, R2, ... 또는 RM)이 동일할 때 고 논리 레벨의 신호를 출력한다면, 저 논리 레벨로서 접지된다. 여기서, 제3 에러 신호(ER3)는 불량인 반도체 메모리를 나타내는 신호로서 후술된다.The semiconductor memory test apparatus 106 illustrated in FIG. 6 is the semiconductor memory test apparatus illustrated in FIG. 3. Referring to the above-described operation, the M error first error signals ER 11 , ER 12 ,... And ER 1M output from the first to Mth comparators 100, 102,. Is inputted to the actual value terminal R, the second expected value E2 of the M bit output from the BIST circuit is inputted to the expected value terminal E, and the first error signal ERROR1 is removed by the above-described operation. 2 is output as the error signal ER2, the second error signal ERROR2 is output as the third error signal ER3, and the standby signal WS is output as the signal WS for stopping the operation of the BIST circuit. Here, the second error signal ER2 indicates that at least one of the first to Mth semiconductor memories is defective. In addition, the second expected value (E2), each comparator (100, 102, ... or 104) is the expected value (E 11 , E 12 , ... or E 1M ) and the actual value (R 1 , R 2) If, ... or R M ) outputs a high logic level signal when they are the same, it is grounded as a low logic level. Here, the third error signal ER3 is described later as a signal representing a defective semiconductor memory.
한편, 도 6에 도시된 반도체 메모리 테스트 장치(106)에 존재하는 대기 신호 발생부는 전술한 바와 같이 제2 에러 신호(ER2)에 응답하여, 테스트되는 반도체 메모리 갯수 사이클 동안 대기 신호를 발생하여 BIST회로의 동작을 정지시킨다.Meanwhile, as described above, the standby signal generator in the semiconductor memory test apparatus 106 shown in FIG. 6 generates a standby signal for the number of cycles of the semiconductor memory to be tested in response to the second error signal ER2 to generate the BIST circuit. Stop the operation.
결국, 전술한 도 6에 도시된 반도체 메모리 테스트 장치는 불량 비트는 알 수 없지만 불량이 발생한 반도체 메모리는 식별할 수 있다.As a result, the semiconductor memory test apparatus illustrated in FIG. 6 may not identify a bad bit but may identify a semiconductor memory in which a failure occurs.
도 7 (a) ∼ 7 (c)들은 도 6에 도시된 장치의 각 부의 파형도들로서, 도 7 (a)는 어드레스의 파형도를 나타내고, 도 7 (b)는 제2 에러 신호(ER2)의 파형도를 나타내고, 도 7 (c)는 제3 에러 신호(ER3)의 파형도를 각각 나타낸다.7 (a) to 7 (c) are waveform diagrams of respective parts of the apparatus shown in FIG. 6, FIG. 7 (a) shows a waveform diagram of an address, and FIG. 7 (b) shows a second error signal ER2. 7 (c) shows waveform diagrams of the third error signal ER3, respectively.
만일, 내장된 반도체 메모리의 수(M)가 8개이고, 도 7 (a)에 도시된 i번째 어드레스에서 불량이 발생하였다고 가정한다. 이 때, 도 7 (b)에 도시된 바와 같이, 제2 에러 신호(ER2)는 반도체 메모리의 갯수인 8 사이클만큼 고 논리 레벨을 유지한다. 만일, 1, 5 및 7번째 반도체 메모리들에서 불량이 발생하였다면, 도 7 (c)에 도시된 바와 같이 제3 에러 신호(ER3)가 발생된다.It is assumed that the number M of built-in semiconductor memories is eight, and a failure occurs at the i-th address shown in Fig. 7A. At this time, as shown in FIG. 7B, the second error signal ER2 maintains a high logic level by eight cycles, which is the number of semiconductor memories. If a failure occurs in the first, fifth and seventh semiconductor memories, the third error signal ER3 is generated as shown in FIG. 7C.
한편, 도 6에 도시된 반도체 메모리 테스트 장치의 대기값이 전술한 예에서와 같이 저 논리 레벨로 접지되었을 경우, 도 6에 도시된 반도체 메모리 테스트 장치(106)의 회로는 다음과 같이 간략화될 수 있다.On the other hand, when the standby value of the semiconductor memory test device shown in FIG. 6 is grounded to a low logic level as in the above-described example, the circuit of the semiconductor memory test device 106 shown in FIG. 6 can be simplified as follows. have.
도 8은 다수개의 반도체 메모리들을 테스트하는 본 발명에 의한 반도체 테스트 장치의 다른 블럭도로서, 제1 ∼ 제M 비교기들(110, 112, ... 및 114), OR 게이트(118), 대기 신호 발생부(120) 및 병/직렬 변환부(116)로 구성된다.8 is another block diagram of a semiconductor test apparatus according to the present invention for testing a plurality of semiconductor memories, including first to Mth comparators 110, 112, ..., and 114, an OR gate 118, and a standby signal. It is composed of a generation unit 120 and a parallel / serial conversion unit 116.
제1 ∼ 제M 비교기들(110, 112, ... 및 114)들은 도 6에 도시된 제1 ∼ 제M 비교기들(100, 102, ... 및 104)들과 동일한 기능을 수행한다. 즉, 제1 ∼ 제M 비교기들(110, 112, ... 및 114) 각각은, 해당하는 제1 기대값(E1, E2, ... 또는 EM)과 해당하는 반도체 메모리(미도시)로부터 출력되는 실제값(R1, R2, ... 또는 RM)이 동일한가를 비교하고, 비교된 결과를 제1 에러 신호(ER11, ER12, ... 또는 ER1M)로서 병/직렬 변환부(116)로 출력한다. OR 게이트(118)는 제1 ∼ 제M 비교부들(110, 112, ... 및 114)로부터 출력되는 M 비트의 제1 에러 신호들(ER11, ER12, ... 또는 ER1M)을 논리합하고, 논리합한 결과를 제2 에러 신호(ER2)로서 출력한다. 여기서, 제2 에러 신호(ER2)는 제1 ∼ 제M 반도체 메모리들중 적어도 하나가 불량인 경우, 예를 들면, 고 논리 레벨로 발생된다.The first to Mth comparators 110, 112,... And 114 perform the same function as the first to Mth comparators 100, 102,... And 104 shown in FIG. 6. That is, the first to M comparators (110, 112, ..., and 114) each, the first expected values corresponding to (E 1, E 2, ..., M or E), and that the semiconductor memory (not shown the actual value output from) (R 1, R 2, ..., or R M) is compared to the equal, the comparison result of the first error signal (ER 11, ER 12, ER and ..., or 1M) as Output to the parallel / serial converter 116. The OR gate 118 receives M bit first error signals ER 11 , ER 12 , ... or ER 1M output from the first to M th comparators 110, 112,. The OR is performed and the result of the OR is output as the second error signal ER2. Here, the second error signal ER2 is generated at a high logic level, for example, when at least one of the first to Mth semiconductor memories is defective.
병/직렬 변환부(116)는 도 3에 도시된 제1 또는 제2 병/직렬 변환부(40 또는 42)와 동일한 기능을 수행한다. 즉, 병렬 입력 단자(PI)를 통해 병렬로 입력되는 M 비트의 제1 에러 신호들(ER11, ER12, ... 또는 ER1M)을 OR 게이트(118)로부터 신호 인에이블 단자(SE)를 통해 입력되는 제2 에러 신호(ER2) 및 클럭단자(CK)를 통해 입력되는 클럭 신호(CLOCK)에 응답하여 직렬로 변환하고, 변환된 직렬 비트를 제3 에러 신호(ER3)로서 직렬 출력 단자(SO)를 통해 출력한다. 여기서, 제2 에러 신호(ER2) 및 제3 에러 신호(ER3)는 각각 도 6에 도시된 제2 및 제3 에러 신호(ER2 및 ER3)와 동일하다.The parallel / serial converter 116 performs the same function as the first or second parallel / serial converter 40 or 42 shown in FIG. 3. That is, the signal enable terminal SE of the M bit first error signals ER 11 , ER 12 , ... or ER 1M input in parallel through the parallel input terminal PI from the OR gate 118. In response to the second error signal ER2 inputted through the clock signal CLOCK inputted through the clock terminal CK and serially converted, and the converted serial bit as a third error signal ER3. Output via (SO) Here, the second error signal ER2 and the third error signal ER3 are the same as the second and third error signals ER2 and ER3 shown in FIG. 6, respectively.
한편, 대기 신호 발생부(120)는 OR 게이트(118)로부터 출력되는 제2 에러 신호(ER2)에 응답하여, 테스트되는 반도체 메모리 갯수 사이클 동안 대기 신호(WS)를 발생하여 BIST회로의 동작을 정지시킨다.On the other hand, the standby signal generator 120 generates a standby signal WS for the number of semiconductor memory cycles tested to stop the operation of the BIST circuit in response to the second error signal ER2 output from the OR gate 118. Let's do it.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 메모리 테스트 장치는 반도체 메모리에 불량이 발생한 경우에만 추가의 테스트 시간이 요구되므로 반도체 메모리의 불량이 발생한 정확한 위치를 알아내기 위한 테스트 시간 손실을 최소화하고, 반도체 메모리의 불량 여부 뿐만 아니라 반도체 메모리 불량이 발생한 정확한 위치 즉, 불량이 발생한 어드레스와 불량 비트까지 알아낼 수 있으므로, 공정 혹은 설계상의 오류를 개선할 수 있고, 다수개의 반도체 메모리들을 병렬로 테스트하는 BIST회로에서 불량이 발생한 반도체 메모리를 식별할 수도 있는 효과가 있다.As described above, the semiconductor memory test apparatus according to the present invention requires additional test time only when a defect occurs in the semiconductor memory, thereby minimizing test time loss for determining the exact location where the defect occurs. Not only whether the memory is bad, but also the exact location of the semiconductor memory failure, that is, the address and the bad bit where the failure occurs, can improve the process or design error, and in a BIST circuit that tests a plurality of semiconductor memories in parallel There is an effect that it is possible to identify the semiconductor memory in which the defect has occurred.
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