KR19990061327A - Dual-bit gate isolated flash memory device and driving method thereof - Google Patents
Dual-bit gate isolated flash memory device and driving method thereof Download PDFInfo
- Publication number
- KR19990061327A KR19990061327A KR1019970081585A KR19970081585A KR19990061327A KR 19990061327 A KR19990061327 A KR 19990061327A KR 1019970081585 A KR1019970081585 A KR 1019970081585A KR 19970081585 A KR19970081585 A KR 19970081585A KR 19990061327 A KR19990061327 A KR 19990061327A
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- region
- floating
- source
- floating gate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 230000009977 dual effect Effects 0.000 claims description 31
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000010410 layer Substances 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 6
- 239000002784 hot electron Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 230000001939 inductive effect Effects 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 5
- 230000007257 malfunction Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 241000283690 Bos taurus Species 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Abstract
본 발명은 과소거에 의한 드레인 턴온 및 독출 오동작을 방지할 수 있는 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 관한 것으로서, 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널 영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함한다.The present invention relates to a dual-bit gate-separated flash memory device capable of high integration to prevent drain turn-on and read malfunction due to over erasing, comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; A select gate formed to overlap the floating gate on the channel region, respectively; A first insulating film formed between the substrate and the first floating gate formed on the source region of the pair of floating gates; A second insulating film formed between the substrate and the second floating gate formed on the drain region of the pair of floating gates; A third insulating film formed between the substrate between the source and drain regions and the select gate; A fourth insulating film formed between the first floating gate and the select gate; And a fifth insulating layer formed between the second floating gate and the select gate.
Description
본 발명은 불휘발성 반도체 메모리소자에 관한 것으로서, 고집적화를 이룰 수 있는 듀얼비트 게이트 분리형 플래쉬 EEPROM 에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and to a dual bit gate-separated flash EEPROM capable of achieving high integration.
도 1은 일반적인 1비트 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 1a는 종래의 1비트 플래쉬 메모리의 평면구조이고, 도 1b는 도 1a의 1A-1A´선에 따른 단면 구조이고, 도 1c 는 도 1a의 1B-1B´선에 따른 단면 구조를 도시한 것이다.FIG. 1 illustrates a structure of a general 1-bit flash memory device, in which FIG. 1a is a planar structure of a conventional 1-bit flash memory, FIG. 1b is a cross-sectional structure taken along line 1A-1A 'of FIG. 1a, and FIG. The cross-sectional structure along the 1B-1B 'line of FIG. 1A is shown.
도 1을 참조하면, 일반적인 플래쉬 메모리소자는 폴리실리콘으로 된 플로팅 게이트(12)와 콘트롤 게이트(14)가 기판(10)상에 적층된 구조를 갖으며, 1비트가 하나의 소오스/드레인영역(15, 16)을 공유하는 구조를 갖는다. 그리고, 소오스/드레인 영역(15, 16)사이의 채널영역과 플로팅 게이트(12)사이 그리고 플로팅 게이트(12)와 콘트롤 게이트(14)사이에는 유전체막(11, 13)이 형성되어 있다. 도 1a에서 부호 10a 는 플래쉬 메모리소자의 액티브 영역을 나타낸다.Referring to FIG. 1, a general flash memory device has a structure in which a floating gate 12 and a control gate 14 made of polysilicon are stacked on a substrate 10, and one bit has one source / drain region ( 15, 16). The dielectric films 11 and 13 are formed between the channel region between the source / drain regions 15 and 16 and the floating gate 12, and between the floating gate 12 and the control gate 14. Reference numeral 10a in FIG. 1A denotes an active region of the flash memory device.
도 1의 종래의 플래쉬메모리는 소거시 과소거비트(over erase bit)가 존재할 수 있다.In the conventional flash memory of FIG. 1, an over erase bit may exist during erasing.
이러한 과소거비트는 등가회로가 도시된 도 2의 B 부분에 존재할 경우 셀 A를 선택프로그램하는 경우를 예를 들어 설명한다.This over erasing bit will be described by taking a case where the cell A is selectively programmed when the equivalent circuit exists in the portion B of FIG.
다수의 비트라인(B/L1, B/L2, …)중 하나의 비트라인 예를 들면 첫 번째 비트라인(B/L1)이 선택된다.One bit line of the plurality of bit lines B / L1, B / L2, ..., for example, the first bit line B / L1 is selected.
이때, 선택된 비트라인에 있어서, 다수의 워드라인(W/L1, W/L2, …)중 선택되지 워드라인 예를 들면 W/L2, W/L3, … 에 연결된 셀들의 드레인에는 6V 내외의 프로그램 전압이 인가된다.At this time, in the selected bit line, the non-selected word line among the plurality of word lines W / L1, W / L2, ..., for example W / L2, W / L3,. A program voltage of about 6V is applied to the drains of the cells connected to the drain.
그러나, 선택되지 않은 워드라인에 연결된 셀들의 드레인 영역(16)에 고전압(약 6V 정도)이 인가되면 용량성 커플링비(capacitive-coupling ratio)에 의해 플로팅 게이트(12)에 하기의 수학식 1과 같은 전압이 인가된다.However, when a high voltage (approximately 6V) is applied to the drain region 16 of the cells connected to the unselected word lines, the floating gate 12 is applied to the floating gate 12 by the capacitive-coupling ratio. The same voltage is applied.
이때, 플로팅 게이트(12)에 인가된 전압(γd*Vd)이 셀의 소거 스레쉬홀드(erase threshold) 전압보다 클 경우, 선택되지 않은 워드라인(W/L2, W/L3, …)에 연결된 셀들을 턴온시켜 프로그램되지 않은 셀을 통해 프로그램 전류를 소모함으로써, 선택된 셀이 프로그램되지 못하는 드레인 턴온현상을 유발한다.In this case, when the voltage γ d * Vd applied to the floating gate 12 is greater than the erase threshold voltage of the cell, the unselected word lines W / L2, W / L3,... By turning on the connected cells to consume program current through the unprogrammed cells, a drain turn-on phenomenon in which the selected cells cannot be programmed is caused.
또한, 도 1의 일반적인 플래쉬 메모리소자는 소거시에는 소오스 영역(15)에 고전압을 인가하고 콘트롤 게이트(14) 및 드레인 영역(16)에 0V 의 전압을 인가하게 된다.In addition, the general flash memory device of FIG. 1 applies a high voltage to the source region 15 and a voltage of 0V to the control gate 14 and the drain region 16 during erasing.
이러한 상태에서 플로팅 게이트(12)에 축적된 전하가 소오스영역(15)으로 유전체막(11)을 통해 F-N 터널링시 접합누설에 의해서 소거 스레쉬홀드(Vth)가 신축성있게되어(elastic) Vth 의 균일성이 불량하게 된다.In this state, the charge accumulated in the floating gate 12 becomes elastic in the erase region (Vth) due to junction leakage during FN tunneling through the dielectric layer 11 to the source region 15, thereby allowing uniformity of Vth. The castle is poor.
게다가, 독출동작시 과소거셀(over erase cell)은 정상동작조건에서 항상 셀의 전류가 존재하여 선택된 셀의 상태가 1 또는 0 인지를 알 수 없게 되므로 셀에 프로그램된 데이터를 잘못 독출하게 되는 오동작을 유발한다.In addition, an over erase cell during a read operation always has a current in the cell under normal operating conditions, so it is not known whether the selected cell is in a state of 1 or 0. cause.
도 2를 참조하여 독출동작을 설명하면, 예를 들면 도 2의 A 부분의 셀을 독출하고자 할 때 B부분의 셀이 과소거되었을 경우에는 항상 B부분의 셀을 통해 셀전류가 흐르기 때문에 A부분의 셀의 프로그램상태를 정확히 알 수 없게 만든다.Referring to FIG. 2, the read operation will be described. For example, when the cell of part A is to be read out when the cell of part A of FIG. 2 is to be erased, a cell current always flows through the cell of part B. Makes the program status of the cell of the cell unknown.
이러한 현상은 과소거셀, 즉 소거 Vth 가 낮을수록 더욱 심각한 문제로 대두되며, 도 1과 같은 일반적인 플래쉬 메모리소자의 구조에서는 항상 과소거문제를 안고 있어서 플래쉬 메모리소자의 고수율에 제한 요소로 나타난다.This phenomenon becomes more serious as the over-erasing cell, ie, the erase Vth, is lower, and in the structure of the general flash memory device as shown in FIG.
상기한 바와 같은 일반적인 플래쉬 메모리소자의 과소거문제를 해결하기 위한 셀 구조가 제안되었는데, 이 셀구조가 게이트 분리형(split gate) 플래쉬 EEPROM 이다.A cell structure has been proposed to solve the problem of over erasing a general flash memory device as described above, which is a split gate flash EEPROM.
도 3은 종래의 1비트 게이트 분리형 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 3a는 1비트 게이트 분리형 플래쉬 메모리의 평면구조이고, 도 3b는 도 3a의 3A-3A´선에 따른 단면 구조이고, 도 3c는 도 3a의 3B-3B´선에 따른 단면 구조를 도시한 것이다.3 is a view illustrating a structure of a conventional 1-bit gate-separated flash memory device, FIG. 3a is a planar structure of a 1-bit gate-separated flash memory, and FIG. 3b is a cross-sectional structure taken along line 3A-3A 'of FIG. 3a, FIG. 3C illustrates a cross-sectional structure along the line 3B-3B ′ of FIG. 3A.
도 3을 참조하면, 폴리실리콘으로 된 플로팅 게이트(23)와 셀렉트(select) 게이트(25)가 기판(20)상에 오버랩되어 형성된 구조를 갖으며, 1비트가 하나의 소오스/드레인영역(26, 27)을 공유하는 구조를 갖는다. 그리고, 플로팅 게이트(23)는 소오스영역(26) 및 소오스/드레인 영역(26, 27)사이의 채널영역상부에 걸쳐 형성되고, 플로팅 게이트(23)와 소오스영역(26) 및 채널영역사이에는 셀게이트 산화막(21)이 형성된다.Referring to FIG. 3, the polysilicon floating gate 23 and the select gate 25 overlap each other on the substrate 20, and one bit includes one source / drain region 26. , 27) has a shared structure. The floating gate 23 is formed over the channel region between the source region 26 and the source / drain regions 26 and 27, and the cell is disposed between the floating gate 23 and the source region 26 and the channel region. The gate oxide film 21 is formed.
그리고 셀렉트 게이트(25)는 드레인 영역(27) 및 채널영역에 걸쳐 형성되어 플로팅 게이트(23)와 오버랩되고, 셀렉트 게이트(25)와 드레인 영역(27) 및 채널영역사이에는 상기 셀 게이트 산화막(21)보다는 두꺼운 셀렉트 게이트 산화막(22)이 형성되며, 상기 플로팅 게이트(23)와 셀렉트 게이트(25)사이에는 두꺼운 층간 절연막(24)이 형성된다. 도면중 부호 20a 는 액티브 영역을 나타낸다.The select gate 25 is formed over the drain region 27 and the channel region to overlap the floating gate 23, and the cell gate oxide layer 21 is formed between the select gate 25, the drain region 27, and the channel region. A thick select gate oxide film 22 is formed, and a thick interlayer insulating film 24 is formed between the floating gate 23 and the select gate 25. Reference numeral 20a in the figure denotes an active region.
상기한 바와 같은 구조를 갖는 분리형 플래쉬 메모리소자는 셀렉트 게이트(25)에 플로팅 게이트(23)가 절반정도 오버랩되어 형성되고, 셀게이트 산화막(21)과 셀렉트 게이트 산화막(23)이 서로 다른 두께를 가지므로, 과소거에 의한 플로팅 게이트가 네가티브 문턱전압을 갖더라도 셀렉트 게이트는 항상 포지티브 문턱전압을 갖게 되기 때문에, 과소거에 의한 드레인 턴온과 독출오동작의 문제를 해결할 수 있었다.In the removable flash memory device having the structure as described above, the floating gate 23 overlaps the select gate 25 by about half, and the cell gate oxide film 21 and the select gate oxide film 23 have different thicknesses. Therefore, even if the floating gate due to over erasure has a negative threshold voltage, the select gate always has a positive threshold voltage, thereby solving problems of drain turn-on and read malfunction due to over erasure.
그러나 이러한 셀은 종래의 플래쉬 메모리셀에 비하여 선택 게이트가 추가되어 셀사이즈가 커지게 되어 고집적도의 메모리를 구현하는 데 어려움이 있다.However, such a cell has a difficulty in implementing a high-density memory because a selection gate is added to increase the cell size, compared to a conventional flash memory cell.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 과소거에 의한 드레인 턴온을 방지할 수 있는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the problems of the prior art as described above, and an object thereof is to provide a dual bit gate separated flash memory device capable of preventing drain turn-on due to over-erasing.
본 발명의 다른 목적은 과소거비트에 의한 독출오동작을 방지할 수 있는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 있다.Another object of the present invention is to provide a dual bit gate-separated flash memory device capable of preventing a read error operation caused by an over erase bit.
본 발명의 다른 목적은 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 데 있다.Another object of the present invention is to provide a dual bit gate separated flash memory device capable of high integration.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트를 포함하는 듀얼비트 게이트 분리형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the present invention provides a semiconductor device comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; A dual bit gate separated flash memory device including a select gate formed to overlap each of the floating gates on the channel region is provided.
본 발명의 실시예에 따르면, 셀렉트 게이트는 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 오버랩되는 제 1 부분과, 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 이루어지는 것을 특징으로 한다.According to an embodiment of the present invention, the select gate may include a first portion overlapping the first floating gate formed on the source region of the pair of floating gates, and a second floating portion formed on the drain region of the pair of floating gates. And a second portion overlapping the gate.
본 발명의 실시예에 따르면, 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 더 포함하는 것을 특징으로 한다.According to an embodiment of the present invention, a first insulating film formed between a substrate and a first floating gate formed on the source region of the pair of floating gates; A second insulating film formed between the substrate and the second floating gate formed on the drain region of the pair of floating gates; A third insulating film formed between the substrate between the source and drain regions and the select gate; A fourth insulating film formed between the first floating gate and the select gate; And a fifth insulating layer formed between the second floating gate and the select gate.
상기 제 1 및 제 2 절연막 그리고 제 4 및 제 5 절연막은 서로 동일한 두께를 갖는 산화막으로 이루어지고, 제 3 절연막은 제 1 및 제 2 절연막보다 두께가 더 두꺼우며, 제 4 및 제 5 절연막은 제 1 내지 제 3 절연막보다 두께가 더 두꺼운 것을 특징으로 한다.The first and second insulating films and the fourth and fifth insulating films are formed of oxide films having the same thickness, and the third insulating film is thicker than the first and second insulating films. It is characterized in that the thickness is thicker than the first to third insulating film.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성되고, 상기 제 1 플로팅 게이트와 오버랩되는 제 1 부분과 상기 제 2 플로팅 게이트와 오버랩되는 제 2 부분으로 분리된 셀렉트 게이트와; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자를 제공하는 것을 특징으로 한다.In addition, the present invention provides a semiconductor device comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; A first insulating film formed between the substrate and the first floating gate formed on the source region of the pair of floating gates; A second insulating film formed between the substrate and the second floating gate formed on the drain region of the pair of floating gates; A select gate formed on the channel region so as to overlap the floating gate, respectively, the select gate being divided into a first portion overlapping the first floating gate and a second portion overlapping the second floating gate; A third insulating film formed between the substrate between the source and drain regions and the select gate; A fourth insulating film formed between the first floating gate and the select gate; A dual bit gate isolation type flash memory device including a fifth insulating layer formed between the second floating gate and the select gate is provided.
본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 있어서, 상기 셀렉트 게이트에 스레쉬 홀드전압을 인가하고 소오스/드레인 영역중 프로그램하고자하는 하나의 영역에 고전압을 인가하고 나머지 영역은 플로팅 시킴으로써, 상기 프로그램하고자 하는 영역과 상기 플로팅 게이트사이의 오버랩 캐패시터에 의해 프로그램하고자 하는 비트의 플로팅 게이트에 전압을 유기시키는 핫전자주입방식으로 프로그램하는 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.The present invention provides a semiconductor device comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; A dual bit gate split type flash memory device including a select gate formed to overlap the floating gate on the channel region, wherein a threshold hold voltage is applied to the select gate and is applied to one of the source / drain regions to be programmed. By applying a high voltage and floating the remaining region, a dual bit gate separated flash memory programmed by a hot electron injection method that induces a voltage to a floating gate of a bit to be programmed by an overlap capacitor between the region to be programmed and the floating gate. A device driving method is provided.
본 발명의 실시예에 따르면, 상기 프로그램하고자 하는 플로팅 게이트에는 10V 정도의 전압이 유기되어 셀문턱전압이 7 내지 8V 로 유지되는 특징으로 한다.According to an embodiment of the present invention, a voltage of about 10V is induced in the floating gate to be programmed so that the cell threshold voltage is maintained at 7 to 8V.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와, 상기 플로팅 게이트와 셀렉트 게이트사이에 형성된 층간 절연막으로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서, 셀렉트 게이트에 고전압을 인가하고 소오스/드레인 영역중 소거하고자 하는 비트의 영역에 0V를 인가하고 나머지 영역은 플로팅시켜 플로팅 게이트에 프로그램된 전하를 소거시키는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.In addition, the present invention provides a semiconductor device comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; A dual bit gate isolation type flash memory device including a select gate formed on the channel region to overlap the floating gate, and an interlayer insulating layer formed between the floating gate and the select gate, wherein a high voltage is applied to the select gate and a source / drain is applied. A method of driving a dual bit gate split flash memory device in which 0 V is applied to an area of a bit to be erased in a region and a remaining region is floated to erase charges programmed in a floating gate.
본 발명의 실시예에 따르면, 플로팅 게이트와 셀렉트 게이트사이의 형성된 층간 절연막중 플로팅 게이트 측벽에 형성된 부분을 통해 F-N 터널링에 의해 플로팅 게이트에 프로그램된 전하를 소거함으로써, 셀문턱전압이 0 내지 1V 정도로 유지되도록 하는 것을 특징으로 한다.According to an embodiment of the present invention, the cell threshold voltage is maintained at about 0 to 1V by erasing charges programmed in the floating gate by FN tunneling through the portion of the interlayer insulating film formed between the floating gate and the select gate formed on the sidewall of the floating gate. It is characterized by that.
또한, 본 발명은 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트로 이루어지는 듀얼비트 게이트 분리형 플래쉬 메모리소자에 있어서, 셀렉트 게이트에 기준전압을 인가하고 소오스 드레인 영역중 독출하고자 하는 영역에 0V를 인가하고 나머지 영역에 고전압을 인가하고, 셀렉트 게이트하부와 1쌍의 플로팅 게이트중 독출하고자 하는 플로팅 게이트 하부의 채널영역을 전달 채널로 이용하여, 소오스 영역과 드레인 영역간의 전압을 감지하여 상기 플로팅 게이트의 프로그램된 데이타를 독출하는 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구동방법을 제공하는 것을 특징으로 한다.In addition, the present invention provides a semiconductor device comprising: a source / drain region formed between a channel region and a semiconductor substrate; A pair of floating gates formed over a portion of the source region and a source region side channel region and a portion of the drain region and the drain region side channel region, respectively; In a dual bit gate split type flash memory device including a select gate formed to overlap the floating gate on the channel region, a reference voltage is applied to the select gate, 0V is applied to a region to be read among the source drain regions, and the remaining region. A high voltage is applied to the floating gate, and the channel region under the floating gate to be read out of the select gate and the pair of floating gates is used as a transfer channel, and the voltage between the source region and the drain region is sensed to detect the programmed data of the floating gate. A method of driving a dual bit gate separated flash memory device to be read is provided.
도 1은 일반적인 플래쉬 메모리소자의 구조도로서,1 is a structural diagram of a general flash memory device,
도 1a 는 일반적인 플래쉬 메모리소자의 평면 구조도,1A is a plan view of a general flash memory device;
도 1b는 도 1a 의 1A-1A´선에 따른 단면 구조도,1B is a cross-sectional structural view taken along line 1A-1A ′ of FIG. 1A;
도 1c는 도 1a 의 1B-1B´선에 따른 단면 구조도,1C is a cross-sectional structural view taken along line 1B-1B ′ of FIG. 1A;
도 2는 도 1의 일반적인 플래쉬 메모리소자의 등가회로도,2 is an equivalent circuit diagram of a general flash memory device of FIG.
도 3은 종래의 게이트 분리형 플래쉬 메모리소자의 구조도로서,3 is a structural diagram of a conventional gate-separated flash memory device;
도 3a 는 일반적인 플래쉬 메모리소자의 평면 구조도,3A is a plan view of a general flash memory device;
도 3b는 도 3a 의 3A-3A´선에 따른 단면 구조도,3B is a cross-sectional structural view taken along line 3A-3A ′ of FIG. 3A;
도 3c는 도 3a 의 3B-3B´선에 따른 단면 구조도,3C is a cross-sectional structural view taken along line 3B-3B ′ of FIG. 3A;
도 4는 본 발명의 실시예에 따른 듀얼비트 게이트 분리형 플래쉬 메모리소자의 구조도로서,4 is a structural diagram of a dual bit gate separated flash memory device according to an embodiment of the present invention;
도 4a 는 본 발명의 플래쉬 메모리소자의 평면 구조도,4A is a plan view of a flash memory device of the present invention;
도 4b는 도 4a 의 4A-4A´선에 따른 단면 구조도,4B is a cross-sectional structural view taken along line 4A-4A ′ of FIG. 4A;
도 4c는 도 4a 의 4B-4B´선에 따른 단면 구조도이다.4C is a cross-sectional structural view taken along line 4B-4B ′ of FIG. 4A.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
30 : 반도체 기판 31, 32 : 셀게이트 산화막30: semiconductor substrate 31, 32: cell gate oxide film
33, 34 : 플로팅 게이트 35 : 셀렉트 게이트 산화막33, 34: floating gate 35: select gate oxide film
36, 37 : 층간 절연막 38 : 셀렉트 게이트36, 37: interlayer insulating film 38: select gate
38a : 셀렉트 게이트의 제 1 부분 38b : 셀렉트 게이트의 제 2 부분38a: first portion of select gate 38b: second portion of select gate
39 : 소오스 영역 40 : 드레인 영역39: source region 40: drain region
30a : 액티브 영역30a: active area
이하 첨부한 도 4의 도면에 의거하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings of FIG. 4.
도 4는 본 발명의 실시예에 따른 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 구조를 도시한 것으로서, 도 4a는 듀얼비트 게이트 분리형 플래쉬 메모리의 평면구조이고, 도 4b는 도 4a의 4A-4A´선에 따른 단면 구조이고, 도 4c 는 도 4a의 4B-4B´선에 따른 단면 구조를 도시한 것이다.FIG. 4 illustrates a structure of a dual bit gate split flash memory device according to an exemplary embodiment of the present invention, and FIG. 4A is a planar structure of the dual bit gate split flash memory device, and FIG. 4B is a line 4A-4A 'line of FIG. 4A. 4c shows the cross-sectional structure along the line 4B-4B 'of FIG. 4A.
도 4를 참조하면, 폴리실리콘으로 된 2개의 플로팅 게이트(33), (34)가 기판(30)상에 형성되고 2비트가 하나의 소오스/드레인 영역(39), (40)을 공유하도록 구성된다.Referring to FIG. 4, two floating gates 33 and 34 made of polysilicon are formed on the substrate 30 and two bits share one source / drain region 39 and 40. do.
상기 2개의 플로팅 게이트(33, 34)중 하나는 소오스 영역(39) 및 소오스/드레인 영역(39, 40)사이의 채널영역상에 형성되고, 나머지 플로팅 게이트(34)는 드레인 영역(40) 및 채널영역상에 형성된다.One of the two floating gates 33, 34 is formed on the channel region between the source region 39 and the source / drain regions 39, 40, and the remaining floating gate 34 is the drain region 40 and It is formed on the channel region.
이들 플로팅 게이트(39, 40)와 기판(30)의 사이에는 얇은 셀게이트 산화막(31, 32)이 각각 형성된다.Thin cell gate oxide films 31 and 32 are formed between the floating gates 39 and 40 and the substrate 30, respectively.
그리고, 듀얼비트를 위한 제 1 부분 및 제 2 부분(38a, 38b)으로 분리되는 하나의 셀렉트(select) 게이트(38)가 기판(30)상에 상기 플로팅 게이트(33, 34)와 오버랩되어 형성된 구조를 갖는다.In addition, one select gate 38 separated into the first and second portions 38a and 38b for the dual bit is formed by overlapping the floating gates 33 and 34 on the substrate 30. Has a structure.
이 셀렉트 게이트(38)는 플로팅 게이트(33, 34)사이의 채널 영역상부에 플로팅 게이트(33, 34)와 오버랩되어 형성된다.The select gate 38 is formed overlapping with the floating gates 33 and 34 on the channel region between the floating gates 33 and 34.
셀렉트 게이트(38)와 플로팅 게이트(33, 34)사이의 채널영역사이에는 상기 셀 게이트 산화막(31, 32)보다는 두꺼운 셀렉트 게이트 산화막(35)이 형성된다.A select gate oxide film 35 thicker than the cell gate oxide films 31 and 32 is formed between the channel region between the select gate 38 and the floating gates 33 and 34.
상기 플로팅 게이트(33, 34)와 셀렉트 게이트(25)사이에는 각각 두꺼운 유전체막(36, 37)이 형성된다. 도면중 부호 30a는 액티브 영역을 나타낸다.Thick dielectric films 36 and 37 are formed between the floating gates 33 and 34 and the select gate 25, respectively. Reference numeral 30a in the figure denotes an active region.
상기한 바와같은 구조를 갖는 본 발명의 듀얼비트 게이트 분리형 플래쉬(dual bit Split gate flash EEPROM)는 셀렉트 게이트(38)가 각각의 비트를 위한 제 1 부분(38a)과 제 2 부분(38b)으로 분리되고, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)에 대응하여 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 오버랩되도록 2개의 플로팅 게이트(33, 34)가 각각 형성되므로 하나의 메모리셀에 대하여 듀얼비트의 데이타를 프로그램하는 것이 가능하므로 고집적화를 실현할 수 있다.In the dual bit split gate flash EEPROM of the present invention having the structure as described above, the select gate 38 is divided into a first portion 38a and a second portion 38b for each bit. Two floating gates 33 and 34 so as to overlap the first and second portions 38a and 38b of the select gate 38 in correspondence with the first and second portions 38a and 38b of the select gate 38. Are each formed so that dual bits of data can be programmed for one memory cell, thereby achieving high integration.
또한, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)에 대응하여 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 오버랩되도록 1쌍의 플로팅 게이트(33, 34)가 형성되고, 셀렉트 게이트(38)의 제 1 및 제 2 부분(38a, 38b)과 플로팅 게이트(33, 34)사이에 상기 셀게이트 산화막(31, 32) 또는 셀렉트 게이트 산화막(35)보다 두꺼운 층간 절연막(36, 37)으로 산화막이 각각 형성되어 과소거되더라도 셀렉트 게이트(38)의 제 1 부분 및 제 2 부분(38a, 38b)은 항상 포지티브 문턱전압을 유지하므로 과소거에 의한 드레인 턴온문제 및 독출오동작이 방지된다.In addition, the pair of floating gates 33, corresponding to the first and second portions 38a and 38b of the select gate 38, overlap the first and second portions 38a and 38b of the select gate 38. 34 is formed, and is formed between the cell gate oxide films 31 and 32 or the select gate oxide film 35 between the first and second portions 38a and 38b of the select gate 38 and the floating gates 33 and 34. Even though the oxide films are formed by the thick interlayer insulating films 36 and 37, respectively, the first and second portions 38a and 38b of the select gate 38 always maintain the positive threshold voltage, thereby causing drain turn-on problems due to over-erasing. Reading malfunctions are prevented.
또한, 소오스 소거시 F-N 터널링에 의한 누설은 플로팅 게이트(33, 34)에서 셀렉트 게이트(38)로의 F-N 터널링에 의해 방지되어진다.In addition, leakage due to F-N tunneling during source erasure is prevented by F-N tunneling from the floating gates 33 and 34 to the select gate 38.
상기한 바와같은 구조를 갖는 본 발명의 듀얼 비트 게이트 분리형 플래쉬 메모리소자의 프로그램, 소거 및 독출동작에 대하여 설명한다.The program, erase, and read operations of the dual bit gate separated flash memory device of the present invention having the structure as described above will be described.
먼저 프로그램 동작에 대해 설명한다. 채널 핫 전자 주입방식으로써, 워드라인 즉, 셀렉트 게이트(38)의 Vth(Vwl)만큼 인가하고, 소오스/드레인 영역(39, 40)중 프로그램하고자하는 비트에 해당되는 하나의 소오스접합 또는 드레인 접합에 고전압을 인가하고, 나머지 소오스접합 또는 드레인 접합은 플로팅시킨다.First, the program operation will be described. A channel hot electron injection method is applied to the word line, that is, Vth (Vwl) of the select gate 38, and is applied to one source junction or drain junction corresponding to the bit to be programmed in the source / drain regions 39 and 40. A high voltage is applied and the remaining source junction or drain junction is floated.
예를 들면, 셀렉트 게이트(38)중 제 1 부분(38a)에 대응하는 제 1 플로팅 게이트(33)에 데이타를 프로그램하고자 하는 경우에는 소오스 영역(39)에는 고전압을 인가하고 다른 비트에 해당되는 제 2 부분(38b)에 대응하는 드레인 영역(40)은 플로팅시킨다.For example, when data is to be programmed into the first floating gate 33 corresponding to the first portion 38a of the select gate 38, a high voltage is applied to the source region 39, and the second bit corresponds to another bit. The drain region 40 corresponding to the two portions 38b is floated.
따라서, 1쌍의 플로팅 게이트(33, 34)중 프로그램하고자 하는 제 1 플로팅 게이트(33)에는 소오스영역(39)과 제 1 플로팅 게이트(33)사이의 셀게이트 산화막(31)에 의해 형성되는 오버랩 캐패시터에 의해 전압(Vf)이 유기된다.Accordingly, an overlap formed by the cell gate oxide layer 31 between the source region 39 and the first floating gate 33 is formed in the first floating gate 33 to be programmed among the pair of floating gates 33 and 34. The voltage Vf is induced by the capacitor.
이와 같이 플로팅 게이트(33)에 유기된 전압(Vf)은 하기의 수학식 2와 같다.As such, the voltage Vf induced in the floating gate 33 is represented by Equation 2 below.
γd= Cd/Ctotal γ d = C d / C total
Ctotal= Ci+ Cd C total = C i + C d
여기서, Vj 는 프로그램하고자 하는 비트에 해당하는 소오스접합에 인가되는 전압이고, γd는 소오스 접합(39)과 플로팅 게이트(33)간의 커플링비(coupling ratio)를 각각 나타낸다.Here, Vj is a voltage applied to the source junction corresponding to the bit to be programmed, and γ d represents a coupling ratio between the source junction 39 and the floating gate 33, respectively.
그리고 Cd는 플로팅 게이트(33)와 소오스 접합(39)간의 캐패시턴스이고, Ci는 층간 절연막(36)의 캐패시턴스를 각각 나타낸다.And C d is the capacitance between the floating gate 33 and the source junction 39, and C i represents the capacitance of the interlayer insulating film 36.
상기와 같이 플로팅 게이트(33)에 유기된 전압(Vf)은 소오스접합(39)에 인가된 전압(Vj)과 γd에 의해 결정되며, Vf 는 대략 10V 내외로 형성되도록 조절되는 것이 바람직하다.As described above, the voltage Vf induced in the floating gate 33 is determined by the voltage Vj and γ d applied to the source junction 39, and Vf is preferably adjusted to form about 10V.
이러한 Vj와 Vf 그리고 Vwl에 의해 상기 플로팅 게이트(33)하부의 채널영역에 높은 전기장이 형성되고, 이 채널영역에서 높은 전기장에 의해 핫전자(hot electron)가 만들어지며, 핫전자는 Vf의 수직방향 전기장에 의해 플로팅 게이트(33)에 주입되어 프로그램되어진다.The high electric field is formed in the channel region under the floating gate 33 by the Vj, Vf and Vwl, and hot electrons are generated by the high electric field in the channel region, and the hot electrons are in the vertical direction of Vf. It is injected into the floating gate 33 by the electric field and programmed.
이때, 셀 문턱전압이 7 내지 8V 이 형성되어진다.At this time, the cell threshold voltage is 7 to 8V is formed.
상기에는 셀렉트 게이트(38)의 제 1 부분(38a)의 비트에 대응하는 플로팅 게이트(33)에 프로그램하는 경우를 설명하였으나, 셀렉트 게이트(38)의 제 2 부분(38b)의 비트에 대응하는 플로팅 게이트(34)에 프로그램하는 경우에는 상기의 경우와는 반대로 소오스 영역(39)은 플로팅시키고, 드레인 영역(40)에는 고전압을 인가하여 프로그램한다.In the above, the case of programming the floating gate 33 corresponding to the bit of the first portion 38a of the select gate 38 has been described, but the floating corresponding to the bit of the second portion 38b of the select gate 38 is described. In the case of programming to the gate 34, the source region 39 is floated and a high voltage is applied to the drain region 40 in the opposite manner to the above case.
다음에는 소거동작에 대하여 설명한다.Next, the erase operation will be described.
소거동작은 F-N 방식으로서, 셀렉트 게이트(38)의 제 1 부분(38a)의 비트를 소거하고자 할 경우에는 워드라인인 셀렉트 게이트(38)에 고전압을 인가하고, 소오스 접합(39)에 0V를 인가하며 드레인 접합(40)을 플로팅시킨다.The erasing operation is a FN method. When a bit of the first portion 38a of the select gate 38 is to be erased, a high voltage is applied to the select gate 38 which is a word line, and 0V is applied to the source junction 39. And the drain junction 40 is floated.
따라서 워드라인인 셀렉트 게이트(38)와 플로팅 게이트(33)사이의 얇은 산화막 즉, 플로팅 게이트의 측벽의 얇은 산화막을 통해 플로팅 게이트(33)에 축적된 전하가 F-N 터널링에 의해 셀렉트 게이트(38)로 소거된다, 이때, 셀문턱전압이 0 내지 1V 정도로 유지된다.Accordingly, the charge accumulated in the floating gate 33 through the thin oxide film between the word gate select gate 38 and the floating gate 33, that is, the thin oxide film on the sidewall of the floating gate, is transferred to the select gate 38 by FN tunneling. At this time, the cell threshold voltage is maintained at about 0 to 1V.
소거동작의 경우에도 셀렉트 게이트(38)의 제 2 부분(38b)의 비트를 소거하고자 할 때에는 상기의 경우와 반대로 워드라인인 셀렉트 게이트(38)에 고전압을 인가하고, 드레인 접합(40)에 0V를 인가하며 소오스 접합(39)을 플로팅시킨다.In the erase operation, when a bit of the second portion 38b of the select gate 38 is to be erased, a high voltage is applied to the select gate 38, which is a word line, and 0V is applied to the drain junction 40. Is applied to float the source junction 39.
마지막으로 독출동작에 대해 설명한다.Finally, the read operation will be described.
셀렉트 게이트(38)의 제 1 부분(38a)의 비트를 독출하고자 할 경우에 워드라인인 셀렉트 게이트(38)에 기준전압(Vref)을 인가하고 소오스 접합(39)에 0V를 인가하고 드레인 접합(40)에 고전압을 인가한다.When the bit of the first portion 38a of the select gate 38 is to be read out, a reference voltage Vref is applied to the select gate 38, which is a word line, 0V is applied to the source junction 39, and a drain junction ( Apply a high voltage to 40).
따라서 셀렉트 게이트(38)하부 및 플로팅 게이트(33) 하부의 채널영역을 전달 채널(transfer channel)로 사용하여 소오스 접합(39)과 드레인 접합(40)간에 흐르는 전류를 감지함으로써 플로팅 게이트(33)에 프로그램된 데이타의 독출동작이 이루어진다.Therefore, by using the channel region under the select gate 38 and the lower portion of the floating gate 33 as a transfer channel, the current flowing between the source junction 39 and the drain junction 40 is sensed to provide a floating gate 33. The read operation of the programmed data is performed.
셀렉트 게이트(38)의 제 2 부분(38b)의 비트를 독출하고자 하는 경우에는 상기의 경우와는 반대로 소오스접합(39)은 고전압을 인가하고 드레인 접합(40)은 0V를 인가하여 셀렉트 게이트(38)하부 및 플로팅 게이트(34)하부의 채널영역을 전달 채널로 이용하여 소오스 접합(39)과 드레인 전압(40)간에 흐르는 전류를 감지함으로써 플로팅 게이트(34)에 프로그램된 데이타의 독출동작이 이루어진다.When the bit of the second portion 38b of the select gate 38 is to be read out, the source junction 39 applies a high voltage and the drain junction 40 applies 0V, in contrast to the above case. The reading of the data programmed in the floating gate 34 is performed by sensing the current flowing between the source junction 39 and the drain voltage 40 using the channel region under the bottom and floating gate 34 as a transfer channel.
하기의 표는 상기에서 설명한 각각의 동작에 대한 인가전압을 보인 것이다.The following table shows the applied voltage for each operation described above.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 플로팅 게이트와 셀렉트 게이트를 오버랩시키고, 오버랩되는 부분에 두꺼운 층간 절연막을 형성하여 줌으로써, 과소거에 의한 드레인 턴온을 방지할 수 있을 뿐만 아니라 셀렉트 게이트에 항상 포지티브 문턱전압이 인가되도록 함으로써 과소거비트에 의한 독출오동작을 방지할 수 있다.As described in detail above, according to the present invention, by overlapping the floating gate and the select gate, and forming a thick interlayer insulating film in the overlapping portion, it is possible not only to prevent drain turn-on due to over-erasing but also always in the select gate. By applying a positive threshold voltage, it is possible to prevent a read malfunction due to an over erase bit.
또한, 본 발명은 셀렉트 게이트를 2개의 부분으로 분리하고 각각 분리된 셀렉트 게이트에 대하여 플로팅 게이트를 각각 오버랩되도록 형성하여 줌으로써, 하나의 셀에 대해 듀얼비트의 데이터를 프로그램하는 것이 가능하므로, 고집적화가 가능하다.In addition, the present invention can divide the select gate into two parts and form the floating gates to overlap each of the separated select gates, so that dual bits of data can be programmed in one cell, thereby enabling high integration. Do.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081585A KR100488583B1 (en) | 1997-12-31 | 1997-12-31 | Dual bit split gate flash memory device and method for driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081585A KR100488583B1 (en) | 1997-12-31 | 1997-12-31 | Dual bit split gate flash memory device and method for driving the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990061327A true KR19990061327A (en) | 1999-07-26 |
| KR100488583B1 KR100488583B1 (en) | 2005-12-08 |
Family
ID=37306505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081585A KR100488583B1 (en) | 1997-12-31 | 1997-12-31 | Dual bit split gate flash memory device and method for driving the same |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100488583B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474626B1 (en) * | 2001-05-11 | 2005-03-08 | 세이코 엡슨 가부시키가이샤 | Method for programming non-volatile semiconductor memory device |
| KR100935249B1 (en) * | 2003-02-07 | 2010-01-06 | 매그나칩 반도체 유한회사 | High Voltage Device and Method for the same |
| KR101039244B1 (en) * | 2003-07-31 | 2011-06-08 | 프리스케일 세미컨덕터, 인크. | Nonvolatile memory and method of making same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107342288B (en) * | 2016-04-29 | 2020-08-04 | 硅存储技术公司 | Split gate type dual bit non-volatile memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1196419A (en) * | 1981-12-16 | 1985-11-05 | Inmos Corporation | Three gate non-volatile memory cell |
| JPH07120720B2 (en) * | 1987-12-17 | 1995-12-20 | 三菱電機株式会社 | Nonvolatile semiconductor memory device |
-
1997
- 1997-12-31 KR KR1019970081585A patent/KR100488583B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100474626B1 (en) * | 2001-05-11 | 2005-03-08 | 세이코 엡슨 가부시키가이샤 | Method for programming non-volatile semiconductor memory device |
| KR100935249B1 (en) * | 2003-02-07 | 2010-01-06 | 매그나칩 반도체 유한회사 | High Voltage Device and Method for the same |
| KR101039244B1 (en) * | 2003-07-31 | 2011-06-08 | 프리스케일 세미컨덕터, 인크. | Nonvolatile memory and method of making same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100488583B1 (en) | 2005-12-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6819590B2 (en) | Semiconductor memory | |
| US5586073A (en) | Semiconductor device having a multi-layer channel structure | |
| US4888630A (en) | Floating-gate transistor with a non-linear intergate dielectric | |
| US6191975B1 (en) | Non-volatile NAND type semiconductor memory device with stacked gate memory cells and a stacked gate select transistor | |
| JP3653186B2 (en) | Nonvolatile memory device programming method | |
| US7177192B2 (en) | Method of operating a flash memory device | |
| KR0172016B1 (en) | Non-volatile semiconductor memory having programming region for injecting & ejecting carrier into and from floating gate | |
| EP1020925B1 (en) | Semiconductor storage device and method of driving the same | |
| KR960016106B1 (en) | Non-volatile semiconductor memory device | |
| KR20040068552A (en) | Semiconductor device having a byte-erasable eeprom memory | |
| US6295226B1 (en) | Memory device having enhanced programming and/or erase characteristics | |
| US6385076B1 (en) | Nonvolatile memory and its driving method | |
| US6104057A (en) | Electrically alterable non-volatile semiconductor memory device | |
| US7939890B2 (en) | Semiconductor device having transistor and capacitor of SOI structure and storing data in nonvolatile manner | |
| KR960016835B1 (en) | Nonvolatile memory device | |
| US5576995A (en) | Method for rewriting a flash memory | |
| KR100460020B1 (en) | Transistor, a transistor array and a non-volatile semiconductor memory | |
| JP3629383B2 (en) | Erase method for nonvolatile semiconductor memory device | |
| US5177705A (en) | Programming of an electrically-erasable, electrically-programmable, read-only memory array | |
| KR100298586B1 (en) | Non-Volatile Memory device | |
| US6347053B1 (en) | Nonviolatile memory device having improved threshold voltages in erasing and programming operations | |
| KR100488583B1 (en) | Dual bit split gate flash memory device and method for driving the same | |
| JPH11238814A (en) | Semiconductor storage device and its control method | |
| KR20060123856A (en) | Nonvolatile semiconductor memory device | |
| US7319604B2 (en) | Electronic memory device having high density non-volatile memory cells and a reduced capacitive interference cell-to-cell |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |