KR19990060125A - DL Device - Google Patents

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KR19990060125A KR1019970080346A KR19970080346A KR19990060125A KR 19990060125 A KR19990060125 A KR 19990060125A KR 1019970080346 A KR1019970080346 A KR 1019970080346A KR 19970080346 A KR19970080346 A KR 19970080346A KR 19990060125 A KR19990060125 A KR 19990060125A
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Abstract

본 발명은 디엘엘장치에 관한 것으로, 종래에는 디지털 디엘엘장치는 전력의 소모가 적고 위상이 동기되는 데 걸리는 시간이 짧은 반면 위상동기 이후 지터노이즈의 변화량이 부정확한 문제점이 있다. 따라서, 본 발명은 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기와; 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터와; 상기 시프트레지스터의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치를 통해 상기 위상비교기에 인가하는 디지털지연부와; 위상이 동기된 후 상기 위상비교기의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치의 스위치동작을 제어하는 천이검출부와; 상기 천이검출부의 제어신호에 의해 인에이블되어 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부와; 상기 차지펌프부의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기에 인가하는 아나로그지연부로 구성하여 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DL device. In the related art, a digital DL device consumes less power and takes a short time to synchronize phases, but has an inaccurate amount of jitter noise after phase synchronization. Accordingly, the present invention includes a phase comparator for detecting a phase difference between an external input clock signal CLK and a feedback clock signal CLKR, counting the phase difference, and outputting an up / down signal UP / DOWN; A shift register which receives an up / down signal (UP / DOWN) of the phase comparator and is shifted by the up / down signal (UP / DOWN); A digital delay unit delaying the output signal CLKS for a predetermined time according to the output signal Delay_SW of the shift register and applying the delay to the phase comparator through a switch; A transition detector for detecting a transition of an up / down signal (UP / DOWN) of the phase comparator after the phase is synchronized and controlling a switch operation of the switch accordingly; A charge pump unit which is enabled by a control signal of the transition detector and receives an up / down signal (UP / DOWN) of the phase comparator and pumps a charge by the up / down signal (UP / DOWN); According to the output signal VCO of the charge pump unit, the output signal CLKS is delayed for a predetermined time, and is composed of an analog delay unit applied to the phase comparator, thereby reducing phase synchronization time and reducing jitter noise and power consumption. It has an effect.

Description

디엘엘장치DL Device

본 발명은 디엘엘장치에 관한 것으로, 특히 락킹을 줄임과 아울러 전력소모를 줄이고 로우지터를 구현할 수 있도록 한 디엘엘장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a DL device, and more particularly, to a DL device capable of realizing low jitter while reducing power consumption.

도1은 종래 디지털 디엘엘장치의 구성을 보인 블록도로서, 이에 도시된 바와같이 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호를 출력하는 위상비교기(10)와; 상기 위상비교기(10)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(11)와; 상기 시프트레지스터(11)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(10)에 인가하는 디지털지연부(12)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.FIG. 1 is a block diagram showing the configuration of a conventional digital DL device. As shown in FIG. 1, a phase difference between an external input clock signal CLK and a feedback clock signal CLKR is detected and counted accordingly. A phase comparator 10 for outputting a down signal; A shift register 11 which receives the up / down signal UP / DOWN of the phase comparator 10 and shifts by the up / down signal UP / DOWN; And a digital delay unit 12 for delaying the output signal CLKS for a predetermined time according to the output signal Delay_SW of the shift register 11 and applying it to the phase comparator 10. Explain.

먼저, 위상비교기(10)는 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR)의 위상을 비교하여 그에따른 업/다운신호(UP/DOWN)를 출력함과 아울러 클럭신호(CLKS)를 발생한다.First, the phase comparator 10 compares the phase of the input clock signal CLK and the fed back clock signal CLKR, outputs an up / down signal UP / DOWN accordingly, and generates a clock signal CLKS. do.

이때, 시프트레지스터(11)는 상기 위상비교기의 업다운신호를 입력받아 그에 따라 좌측 또는 우측으로 시프트동작을 한다.At this time, the shift register 11 receives the up-down signal of the phase comparator and shifts to the left or the right accordingly.

예를들어, 상기 위상비교기(10)가 업신호를 출력하면 상기 시프트레지스터(11)는 시프트라이트하고, 반대로 상기 위상비교기(10)가 다운신호를 출력하면 상기 시프트레지스터(11)는 시프트레프트한다.For example, when the phase comparator 10 outputs an up signal, the shift register 11 is shifted out. On the contrary, when the phase comparator 10 outputs a down signal, the shift register 11 is shifted left. .

이때, 디지털지연부(12)는 상기 시프트레지스터(11)의 시프트결과에 대한 신호(Delay_SW)를 입력받아 그에 따라 상기 위상비교부(10)의 출력신호(CLKS)를 소정시간 지연시켜 위상비교기(10)에 인가하는 데, 이 디지털지연부(12)는 사용자가 특정한 주파수를 선택하려는 경우 출력신호(CLKS)를 소정시간 지연시켜 입력 클럭신호(CLK)와 위상차가 나도록 하기 위한 것이다.At this time, the digital delay unit 12 receives the signal Delay_SW of the shift result of the shift register 11 and accordingly delays the output signal CLKS of the phase comparator 10 by a predetermined time. 10, the digital delay unit 12 is for delaying the output signal CLKS by a predetermined time when the user wants to select a specific frequency so as to be out of phase with the input clock signal CLK.

여기서, 상기 시프트레지스터(11)는 각 스텝의 지연스위치를 온 또는 오프시켜 지연을 조정하여 클럭(CLK)의 위상을 맞추게 된다.Here, the shift register 11 adjusts the delay by turning on or off the delay switch of each step to adjust the phase of the clock CLK.

도2는 종래 아나로그 디엘엘장치의 구성을 보인 블록도로서, 이에 도시된 바와같이Figure 2 is a block diagram showing the configuration of a conventional analog DL device, as shown therein

외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(20)와; 상기 위상비교기(20)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(21)와; 상기 차지펌프부(21)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(10)에 인가하는 아나로그지연부(22)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한한다.A phase comparator 20 which detects a phase difference between the input clock signal CLK from the outside and the clock signal CLKR fed back and counts it and outputs an up / down signal UP / DOWN; A charge pump unit 21 which receives the up / down signal UP / DOWN of the phase comparator 20 and pumps the charge by the up / down signal UP / DOWN; Analog delay unit 22 is applied to the phase comparator 10 by delaying the output signal CLKS for a predetermined time according to the output signal VCO of the charge pump unit 21. Describe the operation.

먼저,위상비교기(20)는 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR)의 위상을 비교하여 그에따른 업/다운신호(UP/DOWN)를 출력함과 아울러 클럭신호(CLKS)를 발생한다.First, the phase comparator 20 compares the phase of the input clock signal CLK and the fed back clock signal CLKR, outputs an up / down signal UP / DOWN accordingly, and generates a clock signal CLKS. do.

이때, 차지펌프부(21)는 상기 위상비교기(20)의 업다운신호(UP/DOWN)를 입력받아 그에 따라 차지펌핑을 증가시키거나 감소시킨다.In this case, the charge pump 21 receives the up / down signal UP / DOWN of the phase comparator 20 and increases or decreases the charge pump accordingly.

예를들어, 상기 위상비교기(20)가 업신호(UP)를 출력하면 상기 차지펌프부(21)는 차지펌핑을 증가시키고, 반대로 상기 위상비교기(20)가 다운신호(DOWN)를 출력하면 상기 차지펌프부(21)는 차지펌핑을 감소시킨다.For example, when the phase comparator 20 outputs the up signal UP, the charge pump 21 increases the charge pumping, and conversely, when the phase comparator 20 outputs the down signal DOWN, The charge pump portion 21 reduces the charge pumping.

이때, 아나로그지연부(22)는 상기 차지펌프부(21)의 차지펌핑 결과에 대한 신호(VCO)를 입력받아 그에 따라 상기 위상비교부(20)의 출력신호(CLKS)를 소정시간 지연시켜 위상비교기(20)에 인가한다.At this time, the analog delay unit 22 receives the signal VCO of the charge pumping result of the charge pump unit 21 and accordingly delays the output signal CLKS of the phase comparator 20 by a predetermined time. It is applied to the phase comparator 20.

그러나, 상기와 같이 동작하는 종래 디지털 디엘엘장치는 전력의 소모가 적고 위상이 동기되는 데 걸리는 시간이 짧은 반면 위상동기 이후 지터노이즈의 변화량이 부정확한 문제점이 있다.However, the conventional digital DL device operating as described above has a problem that the amount of change in jitter noise after the phase synchronization is inaccurate while the power consumption is short and the time taken to synchronize the phase is short.

또한, 상기와 같이 동작하는 종래 아나로그 디엘엘장치는 미세한 차지펌핑에 의해 구동되므로 지터노이즈는 상대적으로 양호하나, 전력의 소모가 크고 위상이 동기되는 데 걸리는 시간이 길어지는 문제점이 있다.In addition, since the conventional analog DL device operating as described above is driven by fine charge pumping, the jitter noise is relatively good, but there is a problem in that the power consumption is large and the time taken to synchronize the phase is long.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있도록 한 디엘엘장치를 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a DL device capable of reducing phase synchronization time and reducing jitter noise and power consumption.

도1은 종래 디지털 디엘엘장치의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional digital DL device;

도2는 종래 아나로그 디엘엘장치의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of a conventional analog DL device.

도3은 본 발명 디엘엘장치의 구성을 보인 블록도.Figure 3 is a block diagram showing the configuration of the present invention DL device.

도4는 종래 디엘엘장치 및 본 발명 디엘엘장치의 타이밍도.4 is a timing diagram of a conventional DL device and a DL device of the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10, 20, 30 : 위상비교기 11, 31 : 시프트레지스터10, 20, 30: phase comparators 11, 31: shift register

12, 32 : 디지털지연부 21, 35 : 차지펌프부12, 32: digital delay unit 21, 35: charge pump unit

22, 36 : 아나로그지연부 33 : 스위치22, 36: analog delay 33: switch

34 : 천이검출부34: transition detection unit

상기와 같은 목적은 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기와; 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터와; 상기 시프트레지스터의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치를 통해 상기 위상비교기에 인가하는 디지털지연부와; 위상이 동기된 후 상기 위상비교기의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치의 스위치동작을 제어하는 천이검출부와; 상기 천이검출부의 제어신호에 의해 인에이블되어 상기 위상비교기의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부와; 상기 차지펌프부의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기에 인가하는 아나로그지연부로 구성함으로써 달성되는 것으로, 이와같은 본 발명을 설명한다.The above object includes: a phase comparator for detecting a phase difference between an input clock signal CLK from an external source and a clock signal CLKR fed back, counting the phase difference, and outputting an up / down signal UP / DOWN; A shift register which receives an up / down signal (UP / DOWN) of the phase comparator and is shifted by the up / down signal (UP / DOWN); A digital delay unit delaying the output signal CLKS for a predetermined time according to the output signal Delay_SW of the shift register and applying the delay to the phase comparator through a switch; A transition detector for detecting a transition of an up / down signal (UP / DOWN) of the phase comparator after the phase is synchronized and controlling a switch operation of the switch accordingly; A charge pump unit which is enabled by a control signal of the transition detector and receives an up / down signal (UP / DOWN) of the phase comparator and pumps a charge by the up / down signal (UP / DOWN); The present invention will be described by configuring the analog delay unit for delaying the output signal CLKS for a predetermined time according to the output signal VCO of the charge pump unit and applying it to the phase comparator.

도3은 본 발명 디엘엘장치의 구성을 보인 블록도로서, 이에 도시한 바와같이 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(30)와; 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(31)와; 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가하는 디지털지연부(32)와; 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위치동작을 제어하는 천이검출부(34)와; 상기 천이검출부(34)의 제어신호에 의해 인에이블되어 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(35)와; 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(30)에 인가하는 아나로그지연부(36)로 구성한다.FIG. 3 is a block diagram showing the configuration of the present invention, in which the phase difference between the external input clock signal CLK and the fed back clock signal CLKR is detected and counted accordingly. A phase comparator 30 for outputting a down signal UP / DOWN; A shift register 31 which receives the up / down signal UP / DOWN of the phase comparator 30 and is shifted by the up / down signal UP / DOWN; A digital delay unit 32 delaying the output signal CLKS for a predetermined time according to the output signal Delay_SW of the shift register 31 and applying it to the phase comparator 30 through a switch 33; A transition detector (34) for detecting a transition of an up / down signal (UP / DOWN) of the phase comparator 30 after the phase is synchronized and controlling a switch operation of the switch 33 accordingly; Charge pump which is enabled by the control signal of the transition detector 34 and receives the up / down signal UP / DOWN of the phase comparator 30 and pumps the charge by the up / down signal UP / DOWN. Section 35; An analog delay unit 36 is applied to the phase comparator 30 by delaying the output signal CLKS for a predetermined time according to the output signal VCO of the charge pump unit 35.

도4는 종래 디엘엘장치 및 본 발명 디엘엘장치의 타이밍도로서, 본 발명 디엘엘장치가 위상동기시간이 짧고 또한 지터노이즈도 적어짐을 알 수 있으며, 이와같은 본 발명의 일실시예의 동작을 설명하면 다음과 같다.4 is a timing diagram of a conventional DL device and a DL device of the present invention, and it can be seen that the DL device of the present invention has a shorter phase synchronization time and less jitter noise. The operation of this embodiment of the present invention will be described. Is as follows.

먼저, 위상비교기(30)는 외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하고, 이때 시프트레지스터(31)는 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트한다.First, the phase comparator 30 detects a phase difference between an external input clock signal CLK and a fed back clock signal CLKR, counts accordingly, and outputs an up / down signal UP / DOWN. The register 31 receives the up / down signal UP / DOWN of the phase comparator 30 and shifts it by the up / down signal UP / DOWN.

이후, 디지털지연부(32)는 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가한다.Thereafter, the digital delay unit 32 delays the output signal CLKS by a predetermined time according to the output signal Delay_SW of the shift register 31 and applies it to the phase comparator 30 through the switch 33.

그리고, 천이검출부(34)는 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위칭동작을 제어함과 아울러 그 제어신호를 차지펌프부(35) 및 시프트레지스터(31)에 인가한다.After the phase detector 34 synchronizes the phase, the transition detector 34 detects the transition of the up / down signal UP / DOWN of the phase comparator 30 and controls the switching operation of the switch 33 accordingly. The control signal is applied to the charge pump section 35 and the shift register 31.

이에따라, 상기 시스트레지스터(31)는 디스에이블되고 차지펌프부(35)는 인에이블된다.Accordingly, the syst register 31 is disabled and the charge pump unit 35 is enabled.

따라서, 상기 차지펌프부(35)는 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하고, 아나로그지연부(36)는 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 이를 스위치(33)를 통해 상기 위상비교기(30)에 인가한다.Therefore, the charge pump unit 35 receives the up / down signal UP / DOWN of the phase comparator 30 and pumps the charge by the up / down signal UP / DOWN, and the analog delay unit ( 36 delays the output signal CLKS by a predetermined time according to the output signal VCO of the charge pump unit 35 and applies it to the phase comparator 30 through the switch 33.

이후, 위상이 동기될 때까지 상기의 동작을 반복한다.The above operation is then repeated until the phases are synchronized.

이상에서 상세히 설명한 바와같이 본 발명은 위상동기시간을 단축함과 아울러 지터노이즈 및 전력소모를 저하시킬 수 있는 효과가 있다.As described in detail above, the present invention has an effect of reducing phase synchronization time and reducing jitter noise and power consumption.

Claims (1)

외부로부터의 입력 클럭신호(CLK)와 피드백되는 클럭신호(CLKR) 사이의 위상차를 검출하고 그에 따라 카운트하여 업/다운신호(UP/DOWN)를 출력하는 위상비교기(30)와; 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 시프트되는 시프트레지스터(31)와; 상기 시프트레지스터(31)의 출력신호(Delay_SW)에 따라 출력신호(CLKS)를 소정시간 지연시켜 스위치(33)를 통해 상기 위상비교기(30)에 인가하는 디지털지연부(32)와; 위상이 동기된 후 상기 위상비교기(30)의 업/다운신호(UP/DOWN)의 천이를 검출하여 그에 따라 상기 스위치(33)의 스위치동작을 제어하는 천이검출부(34)와; 상기 천이검출부(34)의 제어신호에 의해 인에이블되어 상기 위상비교기(30)의 업/다운신호(UP/DOWN)를 입력받아 그 업/다운신호(UP/DOWN) 만큼 차지를 펌핑하는 차지펌프부(35)와; 상기 차지펌프부(35)의 출력신호(VCO)에 따라 출력신호(CLKS)를 소정시간 지연시켜 상기 위상비교기(30)에 인가하는 아나로그지연부(36)로 구성한 것을 특징으로 하는 디엘엘장치.A phase comparator 30 which detects a phase difference between the input clock signal CLK from the outside and the clock signal CLKR fed back and counts it accordingly to output an up / down signal UP / DOWN; A shift register 31 which receives the up / down signal UP / DOWN of the phase comparator 30 and is shifted by the up / down signal UP / DOWN; A digital delay unit 32 delaying the output signal CLKS for a predetermined time according to the output signal Delay_SW of the shift register 31 and applying it to the phase comparator 30 through a switch 33; A transition detector (34) for detecting a transition of an up / down signal (UP / DOWN) of the phase comparator 30 after the phase is synchronized and controlling a switch operation of the switch 33 accordingly; Charge pump which is enabled by the control signal of the transition detector 34 and receives the up / down signal UP / DOWN of the phase comparator 30 and pumps the charge by the up / down signal UP / DOWN. Section 35; The DL device comprising an analog delay unit 36 delaying the output signal CLKS for a predetermined time according to the output signal VCO of the charge pump unit 35 and applying it to the phase comparator 30. .
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