KR19990057746A - Semiconductor device allows identification of internal options - Google Patents
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Abstract
본 발명은 반도체 장치에 관한 것으로서 제1 패드, 상기 패드에 연결되며 상기 패드에 인가되는 신호에 의해 선택 사양이 결정되는 선택 사양 회로, 제2 패드, 제3 패드, 및 상기 제2 패드와 상기 제3 패드 및 상기 선택 사양 회로에 연결되며 상기 제2 패드에 인가되는 선택 사양 확인 신호에 응답하여 상기 선택 사양 회로의 선택 사양을 상기 제3 패드로 출력하는 선택 사양 확인 회로를 구비함으로써 반도체 장치의 외부로부터 반도체 장치 내부의 선택 사양을 확인할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, comprising: an optional circuit connected to a first pad, the pad, and an optional circuit determined by a signal applied to the pad; An optional confirmation circuit connected to the third pad and the optional circuit and outputting an option of the optional circuit to the third pad in response to an optional confirmation signal applied to the second pad; The optional specification inside the semiconductor device can be confirmed from FIG.
Description
본 발명은 반도체 장치에 관한 것으로서, 특히 내부 선택 사양을 확인하기 위한 선택 사양 확인 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and more particularly, to an optional specification circuit for checking an internal option.
디램(DRAM;Dynamic Random Access Memory) 반도체 장치를 비롯한 많은 반도체 장치들은 동일 집적도를 갖는 유사한 동종의 선택 사양을 결정할 때 레이저 퓨즈(LASER fuse) 절단이나 와이어 본딩(wire bonding) 여부에 의해 구분하는 경우가 많다. 특히 디램 반도체 장치의 경우 동일 집적도를 갖는 제품 내에서 리프레쉬 사이클(refresh cycle)들 구분, X1/X4/X8/X16 등의 구성 구분, 저전력 구분 등은 주로 레이저 퓨즈의 연결 상태 또는 와이어 본딩 여부에 따라 구분하게 된다.Many semiconductor devices, including DRAM (DRAM) semiconductor devices, are often distinguished by laser fuse cutting or wire bonding when determining similar homogeneous options with the same degree of integration. many. In particular, in the case of DRAM semiconductor devices, the division of refresh cycles, the division of X1 / X4 / X8 / X16, and the low power division are mainly based on the connection state of the laser fuse or the wire bonding. Will be distinguished.
종래의 반도체 메모리 장치의 경우, 작업 실수 등 여러 가지 변수에 의해 퓨즈 절단 또는 와이어 본딩 처리를 잘못했을 때 이러한 문제를 반도체 메모리 장치의 외부에서 확인할 수가 없으므로 불량으로 판정하여 폐기처분된다.In the conventional semiconductor memory device, when the fuse is cut or the wire bonding process is wrong due to various variables such as a working mistake, such a problem cannot be confirmed from the outside of the semiconductor memory device, so it is determined to be defective and disposed of.
만일 반도체 메모리 장치 내부의 퓨즈 절단 또는 와이어 본딩 처리를 확인할 수 있다면 잘못된 부분을 수정하여 양품으로 처리할 수가 있다. 따라서 내부 선택 사양을 반도체 메모리 장치의 외부에서 전기적인 신호를 이용하여 확인할 수 있다면 불량으로 처리될지도 모르는 제품들을 수정하여 양품으로 처리함으로써 반도체 장치의 제조 비용을 절감할 수 있다.If the fuse cutting or the wire bonding process in the semiconductor memory device can be confirmed, the wrong part can be corrected and treated as a good product. Therefore, if the internal option can be confirmed using an electrical signal from the outside of the semiconductor memory device, it is possible to reduce the manufacturing cost of the semiconductor device by modifying products that may be treated as defective products.
본 발명이 이루고자하는 기술적 과제는 외부로부터 내부의 선택 사양을 확인하기 위한 반도체 메모리 장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor memory device for identifying internal optional features from the outside.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 블록도.1 is a block diagram of a semiconductor device according to a preferred embodiment of the present invention.
도 2는 상기 도 1에 도시된 선택 사양 확인 회로의 회로도.FIG. 2 is a circuit diagram of the optional confirmation circuit shown in FIG. 1.
상기 기술적 과제를 이루기 위하여 본 발명은, 제1 패드와, 상기 패드에 연결되며 상기 패드에 인가되는 신호에 의해 선택 사양이 결정되는 선택 사양 회로와, 제2 패드와, 제3 패드, 및 상기 제2 패드와 상기 제3 패드 및 상기 선택 사양 회로에 연결되며 상기 제2 패드에 인가되는 선택 사양 확인 신호에 응답하여 상기 선택 사양 회로의 선택 사양을 상기 제3 패드로 출력하는 선택 사양 확인 회로를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.In order to achieve the above technical problem, the present invention provides a first pad, an optional circuit connected to the pad and having an optional specification determined by a signal applied to the pad, a second pad, a third pad, and the first pad. An optional confirmation circuit connected to the second pad, the third pad, and the optional circuit and outputting an option of the optional circuit to the third pad in response to an optional confirmation signal applied to the second pad; A semiconductor device is provided.
바람직하기는 상기 제1 패드는 정상 동작에서는 사용되지않는 미연결 패드이고, 상기 제2 및 제3 패드들은 상기 반도체 장치의 외부에서 내부로 데이터를 입력하거나 또는 그 역으로 데이터를 출력하기 위한 입출력 패드이다.Preferably, the first pad is an unconnected pad that is not used in normal operation, and the second and third pads are input / output pads for inputting data from the outside of the semiconductor device or vice versa. to be.
바람직하기는 또한, 상기 선택 사양 확인 회로는 상기 제1 패드에 제1 전극이 연결되고 상기 제3 패드에 제2 전극이 연결된 스위치, 및 상기 제2 패드와 상기 스위치의 제어 전극 사이에 연결되며 상기 제2 패드에 인가되는 신호가 소정의 전압 레벨이상이면 상기 스위치를 턴온(turn-on)시켜서 상기 선택 사양 회로의 선택 사양을 상기 제3 패드로 전달하고 상기 제2 패드에 인가되는 신호가 소정의 전압 레벨이하이면 상기 스위치를 턴오프(turn-off)시키는 제어부를 구비한다.Preferably, the optional identification circuit is connected between a switch having a first electrode connected to the first pad and a second electrode connected to the third pad, and between the second pad and a control electrode of the switch. If the signal applied to the second pad is above a predetermined voltage level, the switch is turned on to transfer the option of the optional circuit to the third pad, and the signal applied to the second pad is predetermined. And a control unit for turning off the switch when the voltage is lower than the voltage level.
상기 본 발명에 의하여 반도체 장치의 내부 선택 사양을 확인할 수가 있다.According to the present invention, it is possible to confirm the internal selection specification of the semiconductor device.
이하, 첨부 도면들을 통하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 블록도이다. 도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 장치는 제1 내지 제 패드들(101,102,103), 제1 내지 제3 버퍼들(111,112,113), 선택 사양 회로(121), 및 선택 사양 확인 회로(131)를 구비한다.1 is a block diagram of a semiconductor device according to a preferred embodiment of the present invention. Referring to FIG. 1, a semiconductor device according to an exemplary embodiment of the present invention may include first to third pads 101, 102, and 103, first to third buffers 111, 112, and 113, an optional circuit 121, and an optional confirmation circuit. 131 is provided.
상기 선택 사양 회로(121)는 상기 제1 패드(101)에 연결되며 상기 제1 패드(101)에 인가되는 신호에 의해 선택 사양이 결정된다. 상기 선택 사양 회로(121)는 상기 제1 패드(101)에 드레인이 연결되고 전원 전압(Vcc)에 게이트가 연결되며 소오스는 접지되는 N채널 MOS 트랜지스터로 구성하거나 또는 상기 제1 패드(101)에 소오스가 연결되고 접지 전압(GND)에 게이트가 연결되며 드레인은 접지되는 P채널 MOS 트랜지스터로 구성한다. 상기 선택 사양 확인 회로(131)는 상기 제2 패드(102)와 상기 제3 패드(103) 및 상기 선택 사양 회로(121)에 연결되며 상기 제2 패드(102)에 인가되는 선택 사양 확인 신호에 응답하여 상기 선택 사양 회로(121)의 선택 사양을 상기 제3 패드(103)로 출력함으로써 상기 선택 사양 회로(121)의 선택 사양을 상기 반도체 장치의 외부로부터 확인할 수가 있다.The optional circuit 121 is connected to the first pad 101 and the optional specification is determined by a signal applied to the first pad 101. The optional circuit 121 may be configured as an N-channel MOS transistor having a drain connected to the first pad 101, a gate connected to a power supply voltage Vcc, and a source grounded or connected to the first pad 101. The source is connected, the gate is connected to the ground voltage (GND), the drain is composed of a P-channel MOS transistor is grounded. The optional confirmation circuit 131 is connected to the second pad 102, the third pad 103, and the optional circuit 121 to receive an optional confirmation signal applied to the second pad 102. In response, the option of the option circuit 121 is output to the third pad 103 so that the option of the option circuit 121 can be confirmed from the outside of the semiconductor device.
상기 제1 패드(101)는 정상 동작에서는 사용되지않는 미연결(no connection) 패드이다.The first pad 101 is a no connection pad that is not used in normal operation.
상기 제2 및 제3 패드(101,103)들은 모두 상기 반도체 장치의 외부에서 내부로 데이터를 입력하거나 또는 그 역으로 데이터를 출력하기 위한 입출력 패드들이다.The second and third pads 101 and 103 are both input / output pads for inputting data from the outside of the semiconductor device to the inside or vice versa.
도 2는 상기 도 1에 도시된 선택 사양 확인 회로(131)의 회로도이다. 도 2를 참조하면, 상기 선택 사양 확인 회로(131)는 스위치(141) 및 제어부(151)를 구비한다.FIG. 2 is a circuit diagram of the optional confirmation circuit 131 shown in FIG. Referring to FIG. 2, the optional confirmation circuit 131 includes a switch 141 and a controller 151.
상기 스위치(141)는 상기 제1 패드(101)에 제1 전극이 연결되고 상기 제3 패드(103)에 제2 전극이 연결되며 상기 선택 사양 확인 회로(131)로부터 출력되는 신호가 하이 레벨의 전압으로서 액티브(active)되면 상기 스위치(141)는 턴온되어 상기 제1 패드(101)에 인가되는 신호의 전압 레벨을 상기 제3 패드(103)로 전달하고, 상기 선택 사양 확인 회로(131)의 출력이 로우 레벨의 전압으로서 인액티브(inactive)되면 상기 스위치(141)는 턴오프되므로 상기 제1 패드(101)와 상기 제2 패드(102)를 전기적으로 분리시킨다. 상기 스위치(141)는 상기 제1 패드(101)에 제1 전극이 연결되고 상기 제3 패드(103)에 제2 전극이 연결되며 상기 선택 사양 확인 회로(131)의 출력단에 게이트들이 연결된 전송 게이트로 구성한다.The switch 141 has a first electrode connected to the first pad 101, a second electrode connected to the third pad 103, and a signal output from the optional identification circuit 131 has a high level. When active as a voltage, the switch 141 is turned on to transmit the voltage level of the signal applied to the first pad 101 to the third pad 103, and the When the output is inactive as a low level voltage, the switch 141 is turned off, thereby electrically separating the first pad 101 and the second pad 102. The switch 141 is a transfer gate having a first electrode connected to the first pad 101, a second electrode connected to the third pad 103, and gates connected to an output terminal of the optional identification circuit 131. It consists of.
상기 선택 사양 확인 회로(131)는 상기 제2 패드(102)에 입력단이 연결되고 상기 스위치(141)의 제어 전극에 출력단이 연결된다. 상기 선택 사양 확인 회로(131)는 상기 제2 패드(102)에 인가되는 신호가 소정의 전압 레벨이상이면 하이 레벨의 전압을 출력하여 상기 스위치(141)를 턴온시키고, 상기 제2 패드(102)에 인가되는 신호가 소정의 전압 레벨이하이면 로우 레벨의 전압을 출력하여 상기 스위치(141)를 턴오프시킨다.The optional confirmation circuit 131 has an input terminal connected to the second pad 102 and an output terminal connected to the control electrode of the switch 141. The optional specification confirming circuit 131 turns on the switch 141 by outputting a high level voltage when the signal applied to the second pad 102 is equal to or greater than a predetermined voltage level, and the second pad 102. When the signal applied to the predetermined voltage level or less outputs a low level voltage to turn off the switch 141.
상기 선택 사양 확인 회로(131)는 상기 제2 패드(102)에 일단이 연결된 저항 수단(161), 상기 저항 수단(161)의 타단에 제1 전극이 연결되고 제2 전극은 접지되며 게이트는 소정의 전압에 연결된 트랜지스터(171), 및 상기 저항 수단(161)의 타단에 상기 저항 수단(161)의 타단에 발생하는 전압을 버퍼링하여 상기 스위치(141)에 전달하는 버퍼(181)를 구비한다.The optional confirmation circuit 131 may include a resistance means 161 having one end connected to the second pad 102, a first electrode connected to the other end of the resistance means 161, a second electrode being grounded, and a gate being predetermined. A transistor 171 connected to a voltage of the resistor 161 and a buffer 181 for buffering a voltage generated at the other end of the resistance means 161 to the switch 141 at the other end of the resistance means 161 are provided.
상기 저항 수단(161)은 상기 제2 패드(102)에 제1 전극이 연결된 제1 P채널 MOS 트랜지스터(163), 및 상기 제1 P채널 MOS 트랜지스터(163)의 게이트 및 제2 전극에 제1 전극이 공통으로 연결되고 상기 트랜지스터(171)의 제1 전극에 게이트와 제2 전극이 공통으로 연결된 제2 P채널 MOS 트랜지스터(165)로 구성된다. 상기 저항 수단(161)은 직렬로 연결되며 다이오드 기능을 갖는 다수개의 P채널 MOS 트랜지스터들 또는 N채널 MOS 트랜지스터들로 구성할 수도 있다.The resistance means 161 may include a first P-channel MOS transistor 163 having a first electrode connected to the second pad 102, and a first electrode at a gate and a second electrode of the first P-channel MOS transistor 163. The second P-channel MOS transistor 165 has an electrode connected in common and a gate and a second electrode connected to the first electrode of the transistor 171 in common. The resistance means 161 may be composed of a plurality of P-channel MOS transistors or N-channel MOS transistors connected in series and having a diode function.
상기 트랜지스터(171)는 상기 저항 수단(161)의 타단에 드레인이 연결되고 전원 전압(Vcc)에 게이트가 연결되며 소오스는 접지되는 N채널 MOS 트랜지스터로 구성하거나 또는 상기 저항 수단(161)의 타단에 소오스가 연결되고 접지 전압(GND)에 게이트가 연결되며 드레인은 접지되는 P채널 MOS 트랜지스터로 구성한다.The transistor 171 is composed of an N-channel MOS transistor having a drain connected to the other end of the resistance means 161, a gate connected to a power supply voltage Vcc, and a source of which is grounded, or the other end of the resistance means 161. The source is connected, the gate is connected to the ground voltage (GND), the drain is composed of a P-channel MOS transistor is grounded.
상기 버퍼(181)는 두 개의 인버터들(183,185)로 구성하거나 또는 두 개 이상의 우수개의 인버터들로 구성한다.The buffer 181 may include two inverters 183 and 185 or two or more even inverters.
도 2를 참조하여 도 1에 도시된 회로의 동작을 설명하기로 한다. 상기 도 1에 도시된 제1 패드(101)를 DRAM 반도체 장치의 리프레쉬 사이클을 구분하는 더미 패드(dummy pad)로 사용할 경우를 예로 들어 설명하기로 한다. 상기 제1 패드(101)가 더미 패드로 사용될 경우, 상기 제1 패드(101)에 인가되는 신호가 하이 레벨, 예컨대 전원 전압(Vcc)이면 상기 제1 버퍼(111)의 출력은 하이 레벨(high level)이 되므로 8K 리프레쉬 사이클 제품으로 결정되고, 상기 제1 패드(101)에 아무런 신호가 인가되지 않으면 상기 선택 사양 회로(121)가 턴온되어 상기 제1 버퍼(111)의 출력은 로우 레벨(low level)로 되므로 4K 리프레쉬 사이클 제품으로 전환된다.The operation of the circuit shown in FIG. 1 will be described with reference to FIG. 2. A case in which the first pad 101 shown in FIG. 1 is used as a dummy pad for classifying refresh cycles of a DRAM semiconductor device will be described as an example. When the first pad 101 is used as a dummy pad, when the signal applied to the first pad 101 is at a high level, for example, a power supply voltage Vcc, the output of the first buffer 111 is at a high level. level), so that it is determined as an 8K refresh cycle product, and if no signal is applied to the first pad 101, the optional circuit 121 is turned on so that the output of the first buffer 111 is at a low level. level), which translates into 4K refresh cycle products.
상기 도 1에 도시된 반도체 장치가 8K 리프레쉬 사이클 제품인지 아니면 4K 리프레쉬 사이클 제품인지를 확인하기 위해서는 상기 제2 패드(102)에 상기 전원 전압(Vcc)보다 훨씬 높은 제어 전압(Vc)을 인가한다. 그러면 상기 부하 저항(161)의 타단 즉, 노드 N1에는 다음 수학식 1과 같은 전압(Vn1)이 발생한다.In order to confirm whether the semiconductor device illustrated in FIG. 1 is an 8K refresh cycle product or a 4K refresh cycle product, a control voltage Vc much higher than the power supply voltage Vcc is applied to the second pad 102. Then, at the other end of the load resistor 161, that is, the node N1, the voltage Vn1 is generated as shown in Equation 1 below.
상기 Vtp는 상기 제1 및 제2 P채널 MOS 트랜지스터들(163,165)의 문턱 전압(threshold voltage)들을 합한 전압이다. 상기 노드 전압(Vn1)은 하이 레벨의 전압이므로 상기 버퍼(181)로부터 출력되는 신호는 하이 레벨이다. 상기 버퍼(181)로부터 하이 레벨의 신호가 출력되면 상기 스위치(141)는 턴온되므로 상기 제1 패드(101)에 인가되는 전압은 상기 제3 패드(103)로 전달된다. 따라서 상기 제3 패드(103)를 통해서 상기 제1 패드(101)에 인가되는 신호의 크기를 확인할 수가 있다. 즉, 상기 선택 사양 회로(121)의 상태를 확인할 수가 있다.Vtp is a sum of threshold voltages of the first and second P-channel MOS transistors 163 and 165. Since the node voltage Vn1 is a high level voltage, the signal output from the buffer 181 is high level. When the high level signal is output from the buffer 181, the switch 141 is turned on so that the voltage applied to the first pad 101 is transferred to the third pad 103. Therefore, the magnitude of the signal applied to the first pad 101 can be confirmed through the third pad 103. That is, the state of the optional circuit 121 can be confirmed.
상기 도 1에 도시된 회로는 반도체 메모리 장치에도 동일하게 적용될 수 있다.The circuit shown in FIG. 1 may be equally applied to a semiconductor memory device.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명의 반도체 장치에 따르면, 반도체 장치 내부의 선택 사양을 반도체 장치의 패드를 통해서 외부로부터 확인할 수가 있다.As described above, according to the semiconductor device of the present invention, the option inside the semiconductor device can be confirmed from the outside through the pad of the semiconductor device.
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