KR19990057052A - Pattern formation method of semiconductor device - Google Patents
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Abstract
본 발명은 배선 또는 홀 패턴을 임계치수(Cirtical Dimension ; CD)의 증감없이 후 공정을 수행할 수 있는데 적당한 반도체 소자의 패턴 형성방법에 관한 것으로서, 가공하고자 하는 하층막상에 리소그래피 공정을 이용하여 레지스트 패턴을 형성하는 단계와, 그리고 상기 레지스트 패턴의 잔여물을 고밀도 플라즈마 방식을 이용한 이방성 공정으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a pattern of a semiconductor device suitable for performing a post process on a wiring or hole pattern without increasing or decreasing a critical dimension (CD). And removing the residue of the resist pattern by an anisotropic process using a high density plasma method.
Description
본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 배선 또는 홀 패턴을 임계치수(Cirtical Dimension ; CD)의 증감 없이 후 공정을 수행할 수 있는데 적당한 반도체 소자의 패턴 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a pattern formation method of a semiconductor device suitable for performing a post process on a wiring or hole pattern without increasing or decreasing a critical dimension (CD).
반도체 소자의 제조에 있어서 패턴 형성을 위한 리소그래피(Lithography) 공정에서 스컴(Scum)이나 풋트(Foot)와 같은 이상 형상이 나타날 수 있다.In the manufacture of a semiconductor device, an abnormal shape such as a scum or a foot may appear in a lithography process for forming a pattern.
도 1a는 일반적인 스컴이나 풋트의 현상을 나타내는 레지스트 패턴의 단면도이다.1A is a cross-sectional view of a resist pattern showing a phenomenon of a general scum and foot.
도 1a에 도시한 바와 같이 스컴(Scum)(3)은 주로 마스크를 이용하여 노광(Exposure)한 후 현상액(Developer)을 이용하여 현상할때 하층막(Under-layer)(1)과 레지스트 패턴(Resist Pattern)(2) 사이에서의 화학적 흡착 또는 화학 반응에 의하여 강한 결합이 형성되어 현상액에 용해되지 않고 남아 있는 일종의 잔여물(Residue)이다.As shown in FIG. 1A, the scum 3 is mainly exposed by using a mask and then developed by using a developer, such as an under-layer 1 and a resist pattern ( A strong bond is formed by chemical adsorption or chemical reaction between the resist patterns (2), which is a kind of residue that remains in the developer without being dissolved.
그리고 풋트(Foot)(4)는 레지스트 패턴(2) 구성 요소의 하나인 산성 수지(Acidic Resin)와 하층막(1)과의 상호작용(Interaction) 또는 노광시 디포커싱(Defocusing) 등에 의해 발생하는 레지스트 패턴의 이상 형상을 가리킨다.The foot 4 is formed by interaction between an acidic resin, which is one of the resist pattern 2 components, and the underlayer 1, or defocusing during exposure. The abnormal shape of a resist pattern is indicated.
도 1b는 일반적인 스컴이나 풋트를 제거하지 않고 후공정으로 이온주입을 실시한 경우를 나타낸 단면도이다.1B is a cross-sectional view illustrating a case where ion implantation is performed in a post-process without removing a general scum or foot.
도 1b에 도시한 바와 같이 스컴(3)이나 풋트(4)는 리소그래피 후속 공정으로서의 이온 주입(Ion Implantation) 공정시 이온 주입 물질(Doping Material)의 불균일한 침투 깊이(Rp, Penetration Depth)(5) 및 불균일한 도핑(Doping) 농도 분포 등의 문제를 야기할 수 있다.As shown in FIG. 1B, the scum 3 or the foot 4 has a non-uniform depth of penetration (Rp, Penetration Depth) 5 during the ion implantation process as a post-lithography process. And non-uniform doping concentration distributions.
도 1c는 스컴이나 풋트를 제거하지 않고 후속공정으로 식각공정을 실시한 경우를 나타낸 단면도이다.1C is a cross-sectional view illustrating an etching process performed in a subsequent process without removing scum or foot.
도 1c에 도시한 바와 같이 리소그래피의 후속 공정으로서의 식각공정시 에치-스톱(Etch-stop)이나 식각 후 식각 패턴의 선폭이 리소그래피 공정에서의 레지스트 패턴(2) 선폭에 비해 그 값이 증가하는 현상인 CD 게인(Gain), 또는 식각 패턴의 불균일한 선폭 형태(6)와 에치-스톱(7) 등을 일으킬 수 있다.As shown in FIG. 1C, the line width of an etch-stop or an etch pattern after etching as a subsequent process of lithography is a phenomenon in which the value thereof is increased compared to the line width of the resist pattern 2 in the lithography process. CD gain, or non-uniform linewidth shapes (6) and etch-stop (7) of the etching pattern can be caused.
따라서 이러한 스컴을 제거하기 위하여 사용되어 왔던 공정으로서의 산소를 주 반응기체로 하는 마이크로웨이브 다운스트림(Microwave Downstream) 방식이나 유브이/오존 다운스트림(UV/Ozone Downstream) 방식을 사용하고 있다(US Patent No. 5547642).Therefore, a microwave downstream method or a UV / Ozone downstream method using oxygen as a main reactor as a process that has been used to remove such scum is used (US Patent No. 5547642).
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 패턴 형성방법을 설명하면 다음과 같다.Hereinafter, a pattern forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 2a 내지 도 2b는 종래의 반도체 소자의 패턴 형성방법을 나타낸 공정단면도이다.2A to 2B are process cross-sectional views illustrating a method of forming a pattern of a conventional semiconductor device.
도 2a에 도시한 바와 같이 식각 또는 이온 주입하고자 하는 하층막(11)상에 리소그래피 공정으로 레지스트 패턴(12)을 형성한다.As shown in FIG. 2A, a resist pattern 12 is formed on the lower layer 11 to be etched or ion implanted by a lithography process.
여기서 스컴이나 풋트 등의 레지스트 패턴(12)의 이상 잔여물(13)이 발생한다.The abnormal residue 13 of the resist pattern 12, such as a scum and a foot, arises here.
도 2b에 도시한 바와 같이 상기 잔여물질을 제거하기 위하여 다운스트림 방식을 이용한 등방성(Isotropic) 디스컴 공정을 실시한다.As shown in FIG. 2B, an isotropic descom process using a downstream method is performed to remove the residue.
여기서 미설명 부호 X는 잔여물(13)을 제거하기 전의 레지스트 패턴(12)이고, Y는 잔여물(13)을 제거한 후의 레지스트 패턴(12)이다.Here, reference numeral X denotes a resist pattern 12 before removing the residue 13, and Y denotes a resist pattern 12 after removing the residue 13.
따라서 잔여물(13)을 제거한 후, 레지스트 패턴(12)의 임계치수가 감소한다.Therefore, after removing the residue 13, the critical dimension of the resist pattern 12 decreases.
그리고 도면에는 도시하지 않았지만 후속 공정으로서의 이온 주입이나 식각공정을 실시한다.Although not shown in the figure, an ion implantation or an etching process is performed as a subsequent step.
이와 같은 종래의 반도체 소자의 패턴 형성방법에 사용되는 스컴 제거기술로서의 산소(O*)를 주 반응기체로 사용하는 다운스트림 방식은 주로 아이-라인(I-line) 광원을 이용하는 핼프-마이크론(Half-micron : 0.5㎛) 이상의 정밀도가 그리 사용하지 않은 패턴 형성에 있어서 스컴을 제거하는데 효과적이다.The downstream method using oxygen (O * ) as the main reactor body as a scum removal technique used in the conventional method of forming a pattern of a semiconductor device is mainly a half-micron (Half) using an I-line light source. -micron: 0.5㎛) or more is effective for removing scum in pattern formation that is not used very much.
그러나 상기와 같은 종래의 반도체 소자의 패턴 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming a pattern of a semiconductor device has the following problems.
즉, 등방성 식각 특성으로 인한 CD 손실(선폭손실)이 발생하게 되는데 스컴의 정도가 클수록 디스컴 공정 시간이 길어지게 되고 이에 따른 선폭의 손실이 더욱 커지게 된다.That is, CD loss (line width loss) is generated due to the isotropic etching characteristic. The greater the scum, the longer the time for the discom process and the greater the loss of the line width.
이러한 종래의 다운스트림 방식의 디스컴 공정은 스컴의 제거와 선폭의 조절을 분리하여 조절할 수 없으며, CD 손실을 줄이기 위한 디스컴 공정시간의 단축은 완전한 스컴의 제거가 이루어지지 않게 되어 도 1c와 같은 에치-스톱 및 불균일한 선폭의 형상을 일으킬 수 있다.In the conventional downstream system of the discom process, the removal of the scum and the adjustment of the line width cannot be adjusted separately, and the shortening of the discom process time for reducing the CD loss does not completely remove the scum as shown in FIG. 1C. Etch-stop and non-uniform line widths can result.
또한, 이온 주입 공정이 후속공정일 경우 도 1b에서와 같이 이온 주입 물질의 불균일한 침투 깊이 및 불균일한 도핑 농도 분포 등의 문제를 야기할 수 있다.In addition, when the ion implantation process is a subsequent process, as in FIG. 1B, problems such as non-uniform penetration depth and non-uniform doping concentration distribution of the ion implantation material may be caused.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 DUV, 일렉트론 빔(Electron Beam), 엑스-레이 소스(X-ray Source)를 이용한 고정도 쿼터-마이크론(Quater-micron)급 이하의 배선 또는 홀 패턴을 형성하도록 한 반도체 소자의 패턴 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, the wiring of the high-quality quarter-micron or less using DUV, Electron Beam, X-ray Source or It is an object of the present invention to provide a method of forming a pattern of a semiconductor device in which a hole pattern is formed.
도 1a는 일반적인 스컴이나 풋트의 현상을 나타내는 레지스트 패턴의 단면도1A is a cross-sectional view of a resist pattern showing a phenomenon of a general scum and foot
도 1b는 일반적인 스컴이나 풋트를 제거하지 않고 후공정으로 이온주입을 실시한 경우를 나타낸 단면도1B is a cross-sectional view illustrating a case where ion implantation is performed in a post-process without removing a general scum or foot.
도 1c는 스컴이나 풋트를 제거하지 않고 후속공정으로 식각공정을 실시한 경우를 나타낸 단면도1C is a cross-sectional view illustrating an etching process performed in a subsequent process without removing a scum or a foot
도 2a 내지 도 2b는 종래의 반도체 소자의 패턴 형성방법을 나타낸 공정단면도2A through 2B are cross-sectional views illustrating a method of forming a pattern of a conventional semiconductor device.
도 3a 내지 도 3b는 본 발명에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정단면도3A to 3B are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to the present invention.
도 4는 본 발명의 실시예로 소자분리를 위하여 실리콘 질화막상에 레지스트 패턴을 형성하고 종래의 기술과 본 발명의 기술을 각각 적용하였을 때의 CD 변화를 나타낸 도면FIG. 4 is a diagram showing a change in CD when a resist pattern is formed on a silicon nitride film for device isolation according to an embodiment of the present invention, and the conventional technique and the technique of the present invention are applied, respectively.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 하층막 22 : 레지스트 패턴21: underlayer 22: resist pattern
23 : 잔여물23: residue
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 패턴 형성방법은 가공하고자 하는 하층막상에 리소그래피 공정을 이용하여 레지스트 패턴을 형성하는 단계와, 그리고 상기 레지스트 패턴의 잔여물질을 고밀도 플라즈마 방식을 이용한 이방성 공정으로 제거하는 단계를 포함하여 형성함을 특징으로 한다.The pattern forming method of the semiconductor device according to the present invention for achieving the above object is to form a resist pattern on the underlayer film to be processed by using a lithography process, and the residual material of the resist pattern to a high density plasma method It characterized by including the step of removing by the anisotropic process used.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 패턴 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a pattern of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3b는 본 발명에 의한 반도체 소자의 패턴 형성방법을 나타낸 공정단면도이다.3A to 3B are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to the present invention.
도 3a에 도시한 바와 같이 식각 또는 이온 주입하고자 하는 하층막(21)상에 리소그래피 공정으로 레지스트 패턴(22)을 형성한다.As shown in FIG. 3A, a resist pattern 22 is formed on a lower layer 21 to be etched or ion implanted by a lithography process.
여기서 스컴이나 풋트 등의 레지스트 패턴(22)의 이상 잔여물(23)이 발생한다.The abnormal residue 23 of the resist pattern 22, such as a scum and a foot, arises here.
도 3b에 도시한 바와 같이 상기 잔여물을 제거하기 위하여 고밀도 플라즈마 방식을 이용한 이방성(Anisotropic) 디스컴 공정을 실시한다.As shown in FIG. 3B, an anisotropic descom process using a high density plasma method is performed to remove the residue.
즉, 저압, 고밀도 플라즈마 조건에서 산소를 주 반응기체로 하고, 레지스트 패턴(22)의 레지스트 사이드웰 페스베이션(Resist Sidewall Passivation)을 일으킬 수 있는 첨가 기체로서 N2, NO, N2O, CO, CO2, SO, SO2등의 하층막(21)에 영향을 주지 않은 기체를 각각, 또는 서로 혼합하여 첨가하여 실시한다.That is, in the low pressure and high-density plasma conditions, oxygen is the main reactor, and as an additive gas capable of causing resist sidewall passivation of the resist pattern 22, N 2 , NO, N 2 O, CO, that the effect on the lower layer film 21 such as CO 2, SO, SO 2 gas is carried out by each, or added and mixed with each other.
한편, 기판온도는 각각의 첨가 기체의 경우에 따라 레지스트 패턴(22)의 레지스트 사이드웰 페스베이션이 용이하게 일어날 수 있도록 저온에서부터 상온까지(-50℃~30℃) 변화할 수 있다.On the other hand, the substrate temperature may vary from low temperature to room temperature (-50 ° C. to 30 ° C.) so that resist side well passivation of the resist pattern 22 may easily occur according to each additive gas.
그리고 본 발명을 구현하기 위한 실험에서는 N 계열의 화합물(N2, NO, N2O)을 첨가 기체로 하는 경우 기판온도는 -20℃이하의 조건에서, S계열의 화합물(SO, SO2)을 첨가 기체로 하는 경우 기판온도는 -30℃~0℃의 조건에서, C계열의 화합물(CO, CO2)을 첨가 기체로 하는 경우 -50℃~-10℃에서 CD의 변화가 가장 작은 결과를 얻을 수 있었다.In the experiment for implementing the present invention, when the N-based compound (N 2 , NO, N 2 O) as an additive gas, the substrate temperature is -20 ℃ or less, the S-based compound (SO, SO 2 ) when the addition of gas to the substrate temperature under the condition of -30 ℃ ~ 0 ℃, compounds of series C (CO, CO 2) the case of the addition gas -50 ℃ ~ -10 ℃ the change in CD results in the smallest Could get
이어, 첨가 기체와 산소와의 유량의 비는 0.2 : 1에서 1 : 0.2까지 변화하여 실험하였다.Subsequently, the ratio of the flow rate of the additive gas and oxygen was changed from 0.2: 1 to 1: 0.2.
한편, 공정이 진행되는 압력은 수 mTorr에서 수십 mTorr로서 이 정도의 압력 범위에서는 입자들의 평균 자유 경로(mean free Path)가 플라즈마와 기판 사이에 형성되는 외장(sheath) 영역의 크기에 비해 훨씬 크기 때문에 외장 영역에서의 기판으로의 입사되는 이온의 산란(scattering)을 최소화 할 수 있으므로 레지스트 패턴(22)의 등방성 식각을 최소화하여 선폭의 손실을 최소화할 수 있다.On the other hand, the pressure in the process ranges from a few mTorr to several tens of mTorr. In this pressure range, the mean free path of the particles is much larger than the size of the sheath region formed between the plasma and the substrate. Since scattering of ions incident on the substrate in the exterior region may be minimized, loss of line width may be minimized by minimizing isotropic etching of the resist pattern 22.
또한, 이온 주입 에너지와 이온의 밀도를 별도로 제어할 수 있는 고밀도 플라즈마의 특성을 활용하여 플라즈마를 발생하는 소스 파워(source power)를 최소화하여 이온의 밀도 및 반응성 산소 라디칼의 생성을 최소화하고, 바이어스 파워(Bias Power)를 최대화하여 기판으로 입사되는 이온의 에너지를 최대화한다.In addition, by utilizing the characteristics of high-density plasma that can control ion implantation energy and ion density separately, the source power (generating plasma) is minimized to minimize the generation of ion density and reactive oxygen radicals, and the bias power Maximizes the (Bias Power) to maximize the energy of ions incident on the substrate.
이와 같은 본 발명의 구현하기 위한 실험에서는 소스 파워와 바이어스 파워의 비가 1.2에서 1.8사이가 최적인 것으로 나타났다.In the experiment for implementing the present invention, the ratio of the source power and the bias power was found to be optimal between 1.2 and 1.8.
여기서 미설명 부호 X는 잔여물(23)을 제거하기 전의 레지스트 패턴(22)이고, Y는 잔여물(23)을 제거한 후의 레지스트 패턴(22)이다.Here, reference numeral X denotes a resist pattern 22 before removing the residue 23, and Y denotes a resist pattern 22 after removing the residue 23.
도 4는 본 발명의 실시예로 소자분리를 위하여 실리콘 질화막상에 레지스트 패턴을 형성하고 종래의 기술과 본 발명의 기술을 각각 적용하였을 때의 CD 변화를 나타낸 도면이다.FIG. 4 is a diagram showing a CD change when a resist pattern is formed on a silicon nitride film for device isolation according to an embodiment of the present invention, and the conventional technique and the technique of the present invention are applied, respectively.
그리고 도면에는 도시하지 않았지만 후속 공정으로서의 이온 주입이나 식각 공정을 실시한다.Although not shown in the figure, an ion implantation or an etching process is performed as a subsequent step.
도 4에서와 같이 종래 기술로서는 마이크로웨이브 다운스트림 방식(Canon사, MAS8000)을 이용하여 600mTorr, O23550 SCCM, 120℃ 기판온도, 350와트 마이크로 파워(Watt Micro Power)의 조건에서 10초간 실시한 것이고, 본 발명에서는 고밀도 플라즈마 장비(LAM 사, TCP9408)를 이용하여 5mTorr, 소스 파워 450W, 바이어스 파워 250W, O210SCCM, SO220 SCCM, -10℃기판 온도 조건에서 20초간 실시한 것이다.As shown in FIG. 4, the conventional technique was performed for 10 seconds under the condition of 600 mTorr, O 2 3550 SCCM, 120 ° C substrate temperature, and 350 watt micro power using a microwave downstream method (Canon, MAS8000). In the present invention, using a high-density plasma equipment (LAM, TCP9408) was performed for 5 seconds at 5 mTorr, source power 450W, bias power 250W, O 2 10SCCM, SO 2 20 SCCM, -10 ℃ substrate temperature conditions.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 패턴 형성방법에 있어서 다음과 같은 효과가 있다.As described above, the pattern forming method of the semiconductor device according to the present invention has the following effects.
즉, 이방성 식각공정을 이용하여 리소그래피 공정에서 수반될 수 있는 레지스트 하부에 국지적으로 발생할 수 있는 스컴이나 풋트를 효과적으로 제거하고, 레지스트 사이드웰 페스베이션의 효과를 이용하여 배선 또는 홀 패턴을 CD의 증감없이 후 공정을 진행할 수 있도록 함으로써 고정도 쿼터-마이콘급 이하의 배선 또는 홀 패턴을 형성할 수 있다.In other words, the anisotropic etching process effectively removes scum or foot that may occur locally under the resist that may be involved in the lithography process, and utilizes the effect of resist sidewell passivation to reduce wiring or hole patterns without increasing or decreasing CD. By allowing the process to proceed afterwards, it is possible to form wiring or hole patterns of high precision quarter-micron level or less.
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