KR19990055404A - Ipyrom cell and preparation method thereof - Google Patents
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Abstract
본 발명은 이이피롬 셀과 그 제조방법에 관한 것으로서, 필드영역과 활성영역을 구분하는 공정;상기 활성영역에 터널창 부분을 정의하는 마스크를 형성하고 이를 이용하여 기판에 트렌치를 파고, 이 트렌치 측면과 하면에 불순물 이온을 주입하는 공정과;상기 마스크를 제거하고 활성영역에 게이트절연막을 형성하는 공정과;상기 트렌치영역을 덮는 플로팅게이트를 형성하고, 플로팅게이트 표면에 층간절연막을 형성하고, 플로팅게이트 위에 콘트롤게이트를 형성하는 공정과;불순물 이온주입하여 소오스/드레인 영역들을 형성하는 공정을 포함하여 이루어진다. 또 반도체 기판의 활성영역에 형성된 소오스 및 드레인 전극과 플로팅게이트 및 콘트롤게이트를 가진 이이피롬 셀은 기판의 활성영역에 파인 트렌치의 주위에 형성된 불순물층과; 상기 트렌치를 포함하는 활성영역 전면에 형성된 게이트절연막과;트렌치를 포함하는 상기 게이트절연막 위에 형성된 플로팅게이트와;상기 플로팅게이트 상부에 층간절연막을 게재하여 형성된 콘트롤게이트를 포함하여 이루어진다.The present invention relates to an ipyrom cell and a method of manufacturing the same, comprising the steps of: dividing a field region from an active region; forming a mask defining a tunnel window portion in the active region and digging a trench in the substrate using the mask; Implanting impurity ions into the lower and lower surfaces; removing the mask and forming a gate insulating layer in an active region; forming a floating gate covering the trench region, forming an interlayer insulating layer on a surface of the floating gate, and forming a floating gate Forming a control gate thereon; and forming source / drain regions by implanting impurity ions. In addition, an ipyrom cell having a source and a drain electrode and a floating gate and a control gate formed in an active region of a semiconductor substrate includes an impurity layer formed around a trench formed in the active region of the substrate; A gate insulating film formed over the active region including the trench; a floating gate formed over the gate insulating film including a trench; and a control gate formed by placing an interlayer insulating film over the floating gate.
Description
본 발명은 이이피롬 셀 및 그 제조방법에 관한 것으로서, 특히 전자의 터널링 구조를 개선하고 공정을 단순화한 방법과 셀 구조에 관한 것이다.The present invention relates to an ypyrom cell and a method for manufacturing the same, and more particularly, to a method and a cell structure in which an electron tunneling structure is improved and a process is simplified.
전기적으로 데이터를 프로그램하거나 지울 수 있는 ROM의 일종에 이이피롬이 있다.Ypyrom is a type of ROM that can electrically program or erase data.
종래의 이이피롬을 제조하는 방법으로서 도1 내지 도4에서 보인 바와 같은 공정이 제안되고 있다.As a method of manufacturing a conventional ypyrom, a process as shown in Figs. 1 to 4 has been proposed.
즉, 도1에서 보인 바와 같이, 반도체 기판(10)에 LOCOS(Local Oxidation of Silicon) 방법에 의하여 필드산화막(11)을 형성하여 소자를 격리하는 격리영역과 소자를 형성하는 활성영역을 정의한다. 그리고 액티브영역 표면에 버퍼산화막(12)을 형성한다.That is, as shown in FIG. 1, the field oxide film 11 is formed on the semiconductor substrate 10 by a local oxide of silicon (LOCOS) method to define an isolation region to isolate an element and an active region to form an element. A buffer oxide film 12 is formed on the surface of the active region.
다음에는 도2에서 보인 바와 같이, 전면에 질화막(13)을 형성한 다음 포토레지스트 마스크(14)를 만든다. 이 마스크(14)는 장차 형성할 터넬링산화막의 형성부위 보다 조금 넓게 정의한다. 이 마스크(14)를 이용하여 노출된 질화막(13)을 에치하고 N 형 불순물 이온을 주입하고, 포토레지스트 마스크(14)를 제거하고 주입된 이온의 아닐링 및 산화공정을 실시하여 노출된 기판의 표면에 두꺼운 산화막(15)을 형성하고 그 아래에 매몰된 BN+ 정션층(16)을 만든다.Next, as shown in Fig. 2, a nitride film 13 is formed on the entire surface, and then a photoresist mask 14 is formed. This mask 14 is defined slightly wider than the formation site of the tunneling oxide film to be formed in the future. The mask 14 is used to etch the exposed nitride film 13, implant N-type impurity ions, remove the photoresist mask 14, and perform annealing and oxidation of the implanted ions to expose the exposed substrate. A thick oxide film 15 is formed on the surface and a buried BN + junction layer 16 is formed thereunder.
다음에는 도3에서 보인 바와 같이, 질화막(13)을 제거하고, 활성영역 상에 있는 버퍼산화막(12)을 제거하고, 활성영역표면에 게이트절연만(17)을 성장시키고, 터널링산화막 형성을 위한 포토 공정을 실시하여 포토레지스트 마스크를 만들고, 이 마스크를 이용하여 산화막(15)을 식각하여 터널창을 열어서 기판을 노출시킨다. 이어서 포토레지스트마스크를 제거하고, 산화공정을 실시하여 터널링산화막(18)을 성장시킨다.Next, as shown in FIG. 3, the nitride film 13 is removed, the buffer oxide film 12 on the active region is removed, only the gate insulation 17 is grown on the surface of the active region, and the tunneling oxide film is formed. A photoresist is performed to form a photoresist mask, and the oxide film 15 is etched using the mask to open the tunnel window to expose the substrate. Subsequently, the photoresist mask is removed and an oxidation process is performed to grow the tunneling oxide film 18.
다음에는 도4에 보인 바와 같이, 플로팅게이트 형성용 폴리실리콘을 증착하고 포토 및 에치 공정을 실시하여 터널링 산화막(18)과 접촉하는 플로팅게이트(20)를 형성한다. 층간 절연막(21)을 형성하고, 그 위에 콘트롤게이트용 폴리실리콘을 증착한 후 사진식각공정을 실시하여 콘트롤게이트(22)와 셀렉터 트랜지스터의 셀렉터게이트(23)를 동시에 형성한다. 이 때 주변 영역의 트랜지스터 게이트들도 동시에 만들어진다. 그후에는 통상의 방법으로 N+ 이온 주입을 하여 소오스 및 드레인 영역이 형성되고, 후속 공정들이 진행된다.Next, as shown in FIG. 4, the floating gate forming polysilicon is deposited, and a photo gate and an etch process are performed to form the floating gate 20 in contact with the tunneling oxide film 18. The interlayer insulating film 21 is formed, and polysilicon for control gate is deposited thereon, followed by a photolithography process to simultaneously form the control gate 22 and the selector gate 23 of the selector transistor. At this time, transistor gates in the peripheral region are also made at the same time. Thereafter, N + ion implantation is performed in a conventional manner to form source and drain regions, and subsequent processes are performed.
이러한 공정으로 제작된 메모리셀의 동작은 다음과 같다.The operation of the memory cell fabricated by this process is as follows.
셀에 데이터를 프로그램할 때에는 비트라인B/L(30)을 접지에 연결시키고, 셀렉터게이트S/G(23)와 콘트롤게이트C/G(22)에 고전압 Vpp를 인가하고 접지전극G/N(31)도 접지 시킨다. 이렇게 되면 셀렉터게이트에 의하여 비트라인의 전하가 매몰된 BN+ 정션층에 전달되고 다시 Fowler Nordheim Tunnel Mechanism 에 의하여 전자가 플로팅게이트(21)로 침투하여 축적되게 되어 셀을 프로그램하게 된다.When programming data to the cell, connect bit line B / L 30 to ground, apply high voltage Vpp to selector gate S / G 23 and control gate C / G 22, and apply ground electrode G / N ( 31) Also ground. In this case, the charge of the bit line is transferred to the buried BN + junction layer by the selector gate, and electrons penetrate and accumulate in the floating gate 21 by Fowler Nordheim Tunnel Mechanism to program the cell.
셀에 데이터를 읽어 낼 때에는 소오스 역할을 하는 비트라인에 Vcc를 가하고, 드레인으로 작동하는 접지전극을 접지 시키고, 콘트롤게이트에는 2 내지 5V를 인가하면 소오스와 드레인 사이를 통과하는 전자가 플로팅게이트의 프로그램된 상태에 따라 차단되거나 통과하거나 하여 프로그램된 데이터가 읽히어 지게 된다.When reading data into a cell, Vcc is applied to a bit line serving as a source, and the ground electrode acting as a drain is grounded. When 2 to 5V is applied to the control gate, electrons passing between the source and the drain are transferred to the floating gate program. Depending on the status, the programmed data will be read by blocking or passing.
셀에 프로그램된 데이터를 소거할 경우에는 소오스로 동작되는 비트라인에 Vpp를 인가하고, 셀렉터게이트에 Vpp를 인가하고, 콘트롤게이트에 접지전위를 인가하면 플로팅게이트에 축적되어 있던 전자들이 매몰된 BN+ 정션층으로 빠져나와서 프래그램된 상태가 소거된다.When erasing data programmed into a cell, apply Vpp to the source-operated bit line, apply Vpp to the selector gate, and apply the ground potential to the control gate.Then, the electrons accumulated in the floating gate are buried. It exits the layer and the programmed state is erased.
이러한 종래의 메모리셀은 터널링산화막 형성 후 외부에 노출시키지 아니하고 빨리 플로팅게이트를 형성하여 산화막의 질 저하를 방지하여야 하고, 이 터널링산화막은 80Å이하로 얇게 형성하여야 하지만, 공정이 까다로워서 터널링산화막의 오염으로 인한 신뢰성 저하가 문제로 되고 있다. 또 터널링산화막을 통하여 효율적으로 전자 터널링을 위해서는 높은 Vpp 가 필요하며, 보다 높은 결합률(Coupling Ratio)을 얻기 위하여는 셀 면적을 줄이기가 어렵다. 뿐만 아니라 터널창 형성을 위한 공정이 필요하고 BN+층 형성을 위한 별도의 LOCOS 공정이 필요한 점 등이 결점으로 되고 있다.Such a conventional memory cell should form a floating gate quickly after exposure to the outside without tunneling oxide film formation to prevent deterioration of the oxide film. The tunneling oxide film should be thinly formed to be 80 으로 or thinner, but it is difficult to process due to contamination of the tunneling oxide film. Due to the deterioration of reliability has become a problem. In addition, high Vpp is required for efficient electron tunneling through the tunneling oxide film, and it is difficult to reduce the cell area in order to obtain a higher coupling ratio. In addition, there is a drawback that a process for forming a tunnel window and a separate LOCOS process for forming a BN + layer are required.
본 발명은 이러한 종래의 방법이 가지는 문제점을 해결하기 위하여 새로운 공정과 새로운 구조를 가진 셀을 제공한다.The present invention provides a cell with a new process and a new structure to solve the problems with this conventional method.
본 발명은 이이피롬 셀 제조방법은 필드영역과 활성영역을 구분하는 공정;상기 활성영역에 터널창 부분을 정의하는 마스크를 형성하고 이를 이용하여 기판에 트렌치를 파고, 이 트렌치 측면과 하면에 불순물 이온을 주입하는 공정과;상기 마스크를 제거하고 활성영역에 게이트절연막을 형성하는 공정과;상기 트렌치영역을 덮는 플로팅게이트를 형성하고, 플로팅게이트 표면에 층간절연막을 형성하고, 플로팅게이트 위에 콘트롤게이트를 형성하는 공정과;불순물 이온주입하여 소오스/드레인 영역들을 형성하는 공정을 포함하여 이루어진다. 또 반도체 기판의 활성영역에 형성된 소오스 및 드레인 전극과 플로팅게이트 및 콘트롤게이트를 가진 이이피롬 셀은 기판의 활성영역에 파인 트렌치의 주위에 형성된 불순물층과; 상기 트렌치를 포함하는 활성영역 전면에 형성된 게이트절연막과;트렌치를 포함하는 상기 게이트절연막 위에 형성된 플로팅게이트와;상기 플로팅게이트 상부에 층간절연막을 게재하여 형성된 콘트롤게이트를 포함하여 이루어진다.In accordance with another aspect of the present invention, a method of manufacturing an ipyrom cell may include: dividing a field region from an active region; forming a mask defining a tunnel window portion in the active region and digging a trench in the substrate using the mask, and impurity ions in the trench side and the bottom Forming a gate insulating layer in the active region; forming a floating gate covering the trench region; forming an interlayer insulating layer on the surface of the floating gate; and forming a control gate on the floating gate. And implanting impurity ions to form source / drain regions. In addition, an ipyrom cell having a source and a drain electrode and a floating gate and a control gate formed in an active region of a semiconductor substrate includes an impurity layer formed around a trench formed in the active region of the substrate; A gate insulating film formed over the active region including the trench; a floating gate formed over the gate insulating film including a trench; and a control gate formed by placing an interlayer insulating film over the floating gate.
도1 내지 도4는 종래의 이이피롬 셀 및 그 제조방법을 설명하기위한 셀 일부의 공정별 단면도이다.1 to 4 are cross-sectional views of processes of a part of a cell for explaining a conventional ypyrom cell and a method of manufacturing the same.
도5 내지 도7은 본 발명의 이이피롬 셀 및 그 제조방법을 설명하기위하여 셀 일부의 공정별 단면도이다.5 to 7 are cross-sectional views of processes of a part of a cell to explain an ypyrom cell of the present invention and a method of manufacturing the same.
도5내지 도7은 본 발명의 일 실시 예를 설명하기위한 셀의 일부 단면도이다.5 to 7 are partial cross-sectional views of cells for explaining an embodiment of the present invention.
본 실시예에서는, 도51에서 보인 바와 같이, 반도체 기판(40)에 LOCOS(Local Oxidation of Silicon) 방법에 의하여 필드산화막(41)을 형성하여 소자를 격리하는 격리영역과 소자를 형성하는 활성영역을 정의한다. 그리고 액티브영역 표면에 버퍼산화막(42)을 형성한다.In the present embodiment, as shown in Fig. 51, an isolation region for forming a field oxide film 41 on the semiconductor substrate 40 by a Local Oxidation of Silicon (LOCOS) method to isolate the elements and an active region for forming the elements are shown. define. A buffer oxide film 42 is formed on the surface of the active region.
다음에는 도6에서 보인 바와 같이, 터널창을 여는 포토레지스트 마스크(43)를 형성하고, 이 마스크(43)를 이용하여 노출된 버퍼산화막(42)을 식각하고, 이어서 기판까지 소정 깊이로 식각하여 기판에 트렌치(44)를 형성한다. 그리고 N 타입의 불순물 이온을 주입한다. 이온 주입 방법은 트렌치(44)의 측벽에도 이온이 주입될 수 있도록 이온 주입 각도를 경사지게 하여 회전시키면서 이온 주입한다.Next, as shown in FIG. 6, a photoresist mask 43 for opening the tunnel window is formed, and the exposed buffer oxide film 42 is etched using the mask 43, and then etched to a substrate to a predetermined depth. The trench 44 is formed in the substrate. Then, N type impurity ions are implanted. In the ion implantation method, the ion implantation angle is inclined to rotate so as to inject ions into the sidewall of the trench 44.
이렇게 한 후, 도 7에서 보인 바와 같이, 포토레지스트 마스크(43)를 제거하고, 주입된 이온들을 아닐링 공정을 통하여 확산시켜 트렌치 둘레에 트렌치 N+ 정션(45)을 형성하고, 버퍼산화막(42)을 제거하고 다시 게이트산화막(46)을 형성한다. 이 게이트산화막은 종래와는 달리 80 Å 이상이 되게 형성하여도 된다. 그래서 보통의 게이트산화막의 두께인 200 Å 정도로 하면 된다.After doing this, as shown in FIG. 7, the photoresist mask 43 is removed, and the implanted ions are diffused through an annealing process to form a trench N + junction 45 around the trench and the buffer oxide film 42. Is removed and the gate oxide film 46 is formed again. The gate oxide film may be formed to be 80 kPa or more unlike the conventional art. Therefore, what is necessary is just about 200 GPa which is the thickness of a normal gate oxide film.
다음에는 플로팅게이트용 폴리실리콘을 증착하고 포토에치공정으로 패터닝하여 트렌치 부분을 덮는 플로팅게이트(47)를 형성하고, 전면에 층간 절연막(48)을 형성하고, 전면에 폴리실리콘을 증착한 다음 사진식각공정으로 패터닝하여 콘트롤게이트((49)를 형성한다. 이때 콘트롤게이트(22) 형성과 함께 셀렉터 트랜지스터의 셀렉터게이트(23) 및 주변 영역의 트랜지스터 게이트들도 동시에 만들어진다. 이후에는 통상의 방법으로 N+ 이온 주입을 하여 소오스 및 드레인 영역이 형성되고, 후속 공정들이 진행된다.Next, polysilicon for the floating gate is deposited and patterned by a photoetch process to form a floating gate 47 covering the trench portion, an interlayer insulating film 48 is formed on the entire surface, and polysilicon is deposited on the entire surface. Patterning is performed by an etching process to form the control gate 49. At the same time, the control gate 22 is formed, and the selector gate 23 of the selector transistor and the transistor gates in the peripheral region are simultaneously formed. Ion implantation forms the source and drain regions, followed by subsequent processes.
이렇게 형성된 셀 구조는 터널창이 트렌치형태로 되어서 범위가 넓고 트렌치의 모서리 부분(60, 61)에 전계(Electric Field)가 집중되어 전자의 터널링이 쉽게 이루어지도록 된 구조로 된다. 또 트렌치의 모서리 부분에 생기는 거치른 결을 가지는 실리콘 면에 산화막이 성장되므로써 전자의 터널링이 또한 쉬워진다.The cell structure thus formed has a wide range of tunnel windows, so that electric fields are concentrated in the corner portions 60 and 61 of the trenches, so that tunneling of electrons is easily performed. In addition, the oxide film is grown on the silicon surface having rough grains formed at the corners of the trench, so that tunneling of electrons is also easier.
이렇게 제작된 메모리셀의 동작은 종래의 셀과 대체로 같다. 다만 전자의 터널링이 쉬워지므로 프로그램할 때나 소거할 때의 전압이 종래보다 적어도 될 수 있다. 즉 낮은 Vpp 전압에서도 동작 가능하게 된다.The operation of the memory cell thus manufactured is generally the same as that of a conventional cell. However, since the tunneling of the electrons becomes easier, the voltage at the time of programming or erasing can be at least smaller than before. In other words, it can operate at low Vpp voltage.
본 발명의 셀에 데이터를 프로그램할 때에는 비트라인B/L(50)을 접지 시키고, 셀렉터게이트S/G(52)와 콘트롤게이트C/G(49)에 고전압 Vpp를 인가하고 접지전극G/N(51)도 접지 시킨다. 이렇게 되면 셀렉터게이트에 의하여 비트라인의 전하가 트렌치주변의 TWN+ 정션층(45)에 전달되고, 다시 Fowler Nordheim Tunnel Mechanism 에 의하여 전자가 플로팅게이트(21)로 침투하여 축적되게 되어 셀을 프로그램하게 된다.When programming data in the cell of the present invention, the bit line B / L 50 is grounded, high voltage Vpp is applied to the selector gates S / G 52 and the control gate C / G 49, and the ground electrode G / N Also ground (51). In this case, charge of the bit line is transferred to the TWN + junction layer 45 around the trench by the selector gate, and electrons penetrate and accumulate in the floating gate 21 by Fowler Nordheim Tunnel Mechanism to program the cell.
셀에 데이터를 읽어 낼 때에는 소오스 역할을 하는 비트라인에 Vcc를 가하고, 드레인으로 작동하는 접지전극을 접지 시키고, 콘트롤게이트에는 2 내지 5V를 인가하면 소오스와 드레인 사이를 통과하는 전자가 플로팅게이트의 프로그램된 상태에 따라 차단되거나 통과하거나 하여 프로그램된 데이터가 읽히어 지게 된다.When reading data into a cell, Vcc is applied to a bit line serving as a source, and the ground electrode acting as a drain is grounded. When 2 to 5V is applied to the control gate, electrons passing between the source and the drain are transferred to the floating gate program. Depending on the status, the programmed data will be read by blocking or passing.
셀에 프로그램된 데이터를 소거할 경우에는 소오스로 동작되는 비트라인에 Vpp를 인가하고, 셀렉터게이트에 Vpp를 인가하고, 콘트롤게이트에 접지전위를 인가하면 플로팅게이트에 축적되어 있던 전자들이 매몰된 TWN+ 정션층으로 빠져나와서 프로그램된 상태가 소거된다.When erasing data programmed into a cell, Vpp is applied to the source-operated bit line, Vpp is applied to the selector gate, and ground potential is applied to the control gate. TWN + junction where electrons accumulated in the floating gate are buried. Exit the layer and the programmed state is cleared.
본 발명의 효과는 고 신뢰성을 가진 셀을 구현 할 수가 있다.The effect of the present invention can implement a cell with high reliability.
종래보다 공정을 단순화 할 수가 있다. 즉 별도로 질이 좋고 얇은 터널 산화막 성장 공정이 필요 없고, 매몰형 정션을 형성하기 위한 LOCOS 공정이 필요 없으며, LOCOS 산화막에 터널링 창을 내기 위한 포토에치공정이 필요 없기 때문에 공정이 매우 간단하게 된다.The process can be simplified than before. In other words, the process is very simple because there is no need for a high quality and thin tunnel oxide film growth process, no LOCOS process for forming a buried junction, and no photoetch process for tunneling the LOCOS oxide film.
뿐 만 아니라 구조적인 면에서도 효과가 크다. 즉 터널창의 트렌치 가장자리부분에 전계가 집중되기 때문에 전자의 터널링이 쉬워지고, 거치른 트렌치 에지 부분에서 형성된 산화막을 통하여 쉽게 전자가 터널링을 할 수 있기 때문에 종래보다 낮은 Vpp 전압에서도 동작이 가능하여지고, 높은 전압 소자 구현을 위한 공정 및 회로 구조상 설계가 용이하며, 커플링레이시오를 크게 할 필요가 없으므로 셀 면적을 줄이는데 용이하며, 전자 터널 효율이 좋아 소거 및 프로그램 스피이드가 빠르다.In addition, the effect is great in terms of structure. In other words, because the electric field is concentrated at the trench edge of the tunnel window, electrons are easily tunneled, and electrons can be easily tunneled through the oxide film formed at the trench trench portion, so that operation is possible even at a lower Vpp voltage than before. It is easy to design due to the process and circuit structure for the implementation of the voltage device, it is easy to reduce the cell area because there is no need to increase the coupling ratio, and the erase and program speed is fast due to the good electron tunnel efficiency.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970075339A KR19990055404A (en) | 1997-12-27 | 1997-12-27 | Ipyrom cell and preparation method thereof |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990055404A true KR19990055404A (en) | 1999-07-15 |
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ID=66171738
Family Applications (1)
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| Country | Link |
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| KR (1) | KR19990055404A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100398955B1 (en) * | 2001-08-02 | 2003-09-19 | 삼성전자주식회사 | Eeprom memory cell and method of forming the same |
| KR100433489B1 (en) * | 2001-12-29 | 2004-05-31 | 동부전자 주식회사 | Flash memory cell structure and fabricating method thereof |
| KR100562657B1 (en) * | 2004-12-29 | 2006-03-20 | 주식회사 하이닉스반도체 | Recess gate and method for manufacturing semiconductor device with the same |
| KR100596447B1 (en) * | 2002-02-18 | 2006-07-04 | 매그나칩 반도체 유한회사 | Method for fabricating EEPROM devices applied by the groove process |
-
1997
- 1997-12-27 KR KR1019970075339A patent/KR19990055404A/en not_active Application Discontinuation
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