KR19990054570A - High-speed memory column buffer circuit - Google Patents
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Abstract
본 발명은 고속메모리에 있어서, 리드동작 시, 칼럼어드레스래치시점을 칼럼패스의 기준시점으로 사용함으로써 칼럼엑세스타임을 빠르게 할 수 있는 고속메모리의 칼럼버퍼회로를 제공하기 위한 것으로, 이와같은 목적을 달성하기 위한 본 발명 고속메모리의 칼럼버퍼회로는, 라이트동작시 칼럼사이클신호를 반전하는 제1인버터수단과, 라이트신호를 반전하는 제2인버터수단과, 상기 제1인버터수단의 출력신호에 따라 서로 교번되게 온되는 제1,제2전송수단과, 리드동작시 소정시간 지연된 칼럼래치신호와 칼럼사이클신호를 노아조합하는 제1논리조합수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 반전하여 CAS신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 반전시켜 CAS신호로 출력하는 제3인버터수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하는 제2논리조합수단으로 구성되는 것을 특징으로 한다.The present invention provides a high-speed memory column buffer circuit that can accelerate column access time by using a column address latch time as a reference point of a column pass in a high-speed memory. The column buffer circuit of the high-speed memory according to the present invention includes a first inverter means for inverting a column cycle signal during a write operation, a second inverter means for inverting a write signal, and an output signal of the first inverter means. The first and second transmission means which is turned on, the first logical combining means for combining the column latch signal and the column cycle signal delayed by a predetermined time during the read operation, and the output signal of the first inverter means during the write operation; It receives the input through the first transmission means and inverts it and outputs it as a CAS signal, and during the read operation, outputs the output signal of the first logical combination means to the second transmission means. A third inverter means for receiving the inverted signal and outputting it as a CAS signal; and during a write operation, the third inverter means receives the output signal of the first inverter means through the first transmission means and combines it with a bank signal to output a CASFi signal. In the read operation, the second logical combining means receives the output signal of the first logical combining means through the second transmitting means and combines the bank signal with the bank signal to output the CASFi signal.
Description
본 발명은 고속메모리의 칼럼버퍼회로에 관한 것으로, 특히 리드(Read)시와 라이트(Write)시를 구분하여 리드시 칼럼어드레스래치신호(COLLAT)를 칼럼패스(column path) 기준시점으로 이용함으로써 칼럼엑세스타임(tDAC)을 빠르게 하는데 적당 하도록 한 고속메모리의 칼럼버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a column buffer circuit of a high-speed memory. In particular, a column address latch signal (COLLAT) is used as a column path reference time at read time by distinguishing between read and write time. The present invention relates to a column buffer circuit of a high speed memory suitable for speeding up an access time (tDAC).
도1은 일반적인 고속메모리의 블록 구성도로서, 이에 도시된 바와 같이 라이트신호(WRITE)와 칼럼사이클신호(COLCYC) 그리고 칼럼래치신호(COLLAT)를 입력받는 칼럼버퍼(10)와; 상기 칼럼래치신호(COLLAT)와 어드레스신호(Y-Ai)를 입력받는 프리디코더(20)와; 칼럼뱅크신호(CBSEL)를 입력받는 칼럼뱅크버퍼(30)와; 상기 칼럼버퍼(10)의 신호에 따라 센스앰프등기화신호(SAEQ)와 데이터비트센스앰프인에이블신호(DBSAEN)와 데이타비트프리챠지신호(DBPCH) 등을 출력하는 칼럼클럭부(40)와; 상기 칼럼버퍼(10)의 CASFi신호 및 프리디코더(20)의 PYi신호를 입력받아 칼럼선택신호(Ysel)를 출력하는 칼럼디코더(50)로 구성된다.FIG. 1 is a block diagram of a general high speed memory, which includes a column buffer 10 that receives a write signal WRITE, a column cycle signal COLCYC, and a column latch signal COLLAT as shown in the figure; A predecoder 20 for receiving the column latch signal COLLAT and the address signal Y-Ai; A column bank buffer 30 that receives the column bank signal CBSEL; A column clock unit 40 for outputting a sense amplifier registration signal SAEQ, a data bit sense amplifier enable signal DBSAEN, a data bit precharge signal DBPCH, and the like according to the signal of the column buffer 10; A column decoder 50 receives the CASFi signal of the column buffer 10 and the PYi signal of the predecoder 20 and outputs a column selection signal Ysel.
상기 각 블록의 출력신호들은 비트라인과 연결된 Y-Gate 의 게이트단자에 연결된 YSEL과 데이터비트센스앰프(60)(DBSA)를 제어하는 역할을 하게된다.The output signals of the blocks serve to control the YSEL and the data bit sense amplifier 60 (DBSA) connected to the gate terminal of the Y-gate connected to the bit line.
이때, 상기 칼럼버퍼(10)는 도2에 도시된 바와 같이 칼럼사이클신호(COLCYC)를 인버터(INV1,INV2) 2단을 통해 CAS신호로 출력하고, clbaanki신호와 상기 인버터(INV1)의 출력신호를 노아조합하여 CASFi신호를 발생한다.At this time, the column buffer 10 outputs the column cycle signal COLCYC as a CAS signal through two stages of the inverters INV1 and INV2 as shown in FIG. 2, and the clbaanki signal and the output signal of the inverter INV1. Noa is combined to generate a CASFi signal.
이와 같이 구성된 종래회로의 동작중에서 칼럼엑세스 동작과정에 대해서만 도3을 참조하여 설명하면 다음과 같다.The operation of the column access operation in the operation of the conventional circuit configured as described above will be described with reference to FIG. 3 as follows.
먼저, 도 3의 (다)에 도시된 바와 같이 라이트신호가 '로우'로 되면 도 3의 (가)에 도시된 바와 같이 칼럼래치신호(COLLAT)가 '하이'가 되어 칼럼데이타를 래치한다.First, when the write signal is 'low' as shown in (c) of FIG. 3, the column latch signal COLLAT becomes 'high' and latches the column data as shown in (a) of FIG.
이후, 상기 칼럼래치신호(COLLAT)가 '로우'로 되면 도 3의 (가)에 도시된 바와 같이 칼럼사이클신호(COLCYC)가 '하이'가 되고 소정시간이 지나면 도 3의 (라)에 도시된 바와 같이 칼럼디코더(50)에 의해 칼럼선택신호(Ysel)가 출력된다.Thereafter, when the column latch signal COLLAT becomes 'low', as shown in FIG. 3A, the column cycle signal COLCYC becomes 'high' and after a predetermined time, the column latch signal COLLAT is shown in FIG. As described above, the column select signal Ysel is output by the column decoder 50.
이때, 데이터의 칼럼엑세스타임(tDAC)은 도 3의 (마)에 도시된 바와 같이 칼럼사이클신호(COLCYC) 발생시점부터 데이터의 출력시까지이다.At this time, the column access time tDAC of the data is from the time of the generation of the column cycle signal COLCYC to the output of the data, as shown in FIG.
이때, 상기 칼럼버퍼(10)의 출력신호인 CAS신호는 데이터비트센스앰프인에이블 시점을 결정하는 데이터비트센스앰프인에이블신호(DBSAEN)와, 데이터비트라인의 등기화를 위한 데이터비트등기화신호(DBEQ)와 데이터비트센스앰프(60) 출력단의 래치단의 상태유지를 위한 프리챠지신호(DBPCH)를 결정하는 용도로 작용한다.At this time, the CAS signal which is an output signal of the column buffer 10 is a data bit sense amplifier enable signal DBSAEN which determines a data bit sense amplifier enable time, and a data bit equalization signal for equalizing data bit lines. It serves to determine the precharge signal DBPCH for maintaining the state of the DBEQ and the latch stage of the output stage of the data bit sense amplifier 60.
그리고 CASFi신호는 비트라인의 데이터를 데이터비트라인으로 전달하는 수문역할을 하는 칼럼선택신호(Ysel)발생을 위한 신호로 작용한다.In addition, the CASFi signal serves as a signal for generating a column selection signal (Ysel) that serves as a hydrological function for transferring data of the bit line to the data bit line.
그러나, 상기의 종래 칼럼버퍼는 칼럼엑세스타임을 칼럼사이클신호 발생시점부터 데이터가 출력되는 시점까지로 하고 있기 때문에 온도, 전원, 공정요인 등으로 스피드 오버시 설계측면에서 이를 보완할 수 없는 문제점이 있었다.However, since the conventional column buffer has a column access time from the time of generating the column cycle signal to the time of outputting the data, there is a problem in that it cannot be compensated in terms of design when speeding over due to temperature, power, and process factors. .
이에 본 발명은 상기와 같은 종래의 문제를 해결하기 위하여 창안된 것으로, 리드시에는 칼럼사이클신호와 칼럼래치신호의 조합에 의해 칼럼엑세스 동작이 이루어 지도록 함으로써 칼럼엑세스타임을 향상시킬 수 있는 고속메모리의 칼럼버퍼회로를 제공하는 데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems. In the readout, a high-speed memory capable of improving column access time by performing a column access operation by a combination of a column cycle signal and a column latch signal is read. The purpose is to provide a column buffer circuit.
도 1은 일반적인 고속메모리의 블록 구성도.1 is a block diagram of a general high speed memory;
도 2는 종래 칼럼버퍼 회로도.2 is a conventional column buffer circuit diagram.
도 3는 도1에 있어서, 칼럼엑세스동작 타이밍도.3 is a timing diagram of a column access operation in FIG.
도 4은 본 발명에따른 고속메모리의 칼럼버퍼 회로도.4 is a column buffer circuit diagram of a high-speed memory according to the present invention.
도 5는 도4에 있어서, 칼럼엑세스동작 타이밍도.Fig. 5 is a timing diagram of a column access operation in Fig. 4;
***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***
INV1-INV3 : 인버터 NR1,NR2 : 노아게이트INV1-INV3: Inverter NR1, NR2: Noah Gate
G1,G2 : 전송게이트G1, G2: Transmission Gate
상기와 같은 목적을 달성하기 위한 본 발명 고속메모리의 칼럼버퍼회로는, 라이트동작시 칼럼사이클신호를 반전하는 제1인버터수단과, 라이트신호를 반전하는 제2인버터수단과, 상기 제1인버터수단의 출력신호에 따라 서로 교번되게 온되는 제1,제2전송수단과, 리드동작시 소정시간 지연된 칼럼래치신호와 칼럼사이클신호를 노아조합하는 제1논리조합수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 반전하여 CAS신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 반전시켜 CAS신호로 출력하는 제3인버터수단과, 라이트동작시에는 상기 제1인버터수단의 출력신호를 상기 제1전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하고, 리드동작시에는 상기 제1논리조합수단의 출력신호를 제2전송수단을 통해 입력받아 이를 뱅크신호와 노아조합하여 CASFi신호로 출력하는 제2논리조합수단으로 구성한다.The column buffer circuit of the high-speed memory of the present invention for achieving the above object comprises a first inverter means for inverting the column cycle signal during the write operation, a second inverter means for inverting the write signal and the first inverter means. First and second transmission means alternately turned on in accordance with an output signal, first logical combining means for combining a column latch signal and a column cycle signal delayed by a predetermined time during a read operation, and the first inverter during a write operation. Receives the output signal of the means through the first transmission means and inverts it to output as a CAS signal, and during the read operation receives the output signal of the first logical combination means through the second transmission means and inverts it to the CAS signal And a third inverter means for outputting the signal to the CASFi signal by receiving the output signal of the first inverter means through the first transmission means in combination with the bank signal. Force and, at the time of reading operation, and consists of a second logic combination means for the first to the output signal of the logic combination means second input via a transfer means receiving the combined signal output to a bank quinoa this CASFi signal.
이하, 일실시예를 들어 본 발명의 동작 및 효과에 대해 상세히 설명하면 다음과 같다.Hereinafter, the operation and effects of the present invention will be described in detail with reference to one embodiment.
도4는 본 발명의 일 실시예시도로서, 이에 도시한 바와같이 칼럼사이클신호(COLCYC)를 반전하는 인버터(INV1)와; 지연기(dly)를 통해 소정시간된 지연칼럼래치신호(COLLAT)를 상기 칼럼사이클신호(COLCYC)와 노아조합하여 출력하는 노아게이트(NR1)와; 라이트신호(WRITE)를 반전하는 인버터(INV2)와; 상기 인버터(INV2)의 출력신호에 따라 서로 교번되게 온되는 전송게이트(G1,G2)와; 라이트시에는 상기 전송게이트(G1)의 출력신호를 반전하고, 리드시에는 상기 전송게이트(G2)의 출력신호를 반전하여 CAS신호로 출력하는 인버터(INV3)와; 리드시 상기 전송게이트(G2)의 출력신호와 뱅크신호(clbanki)를 노아조합하여 CASFi신호로 출력하는 노아게이트(NR2)로 구성한다.4 is an exemplary embodiment of the present invention, and an inverter INV1 for inverting the column cycle signal COLCYC as shown therein; A NOA gate NR1 for outputting a delayed column latch signal COLLAT for a predetermined time through a delay dly in combination with the column cycle signal COLCYC; An inverter INV2 for inverting the write signal WRITE; Transmission gates G1 and G2 alternately turned on in accordance with the output signal of the inverter INV2; An inverter (INV3) for inverting the output signal of the transfer gate (G1) during writing and inverting the output signal of the transfer gate (G2) for output as a CAS signal; In the read, the output signal of the transfer gate G2 and the bank signal clbanki are combined with a NOR gate NR2 for outputting a CASFi signal.
이와같이 구성되는 본 발명의 일 실시예의 동작을 도 5를 참조하여 설명하면 다음과 같다.The operation of one embodiment of the present invention configured as described above will be described with reference to FIG. 5.
먼저, 리드동작과 라이트동작의 구분은 라이트신호(WRITE)로 구분한다. 즉 라이트신호(WRITE)가 '하이'이면 라이트동작이고, 라이트신호(WRITE)가 '로우'이면 리드동작으로 판단한다.First, the read operation and the write operation are divided into write signals WRITE. That is, if the write signal WRITE is 'high', the write operation is performed. If the write signal WRITE is 'low', the read operation is determined as the read operation.
회로상의 동작을 보면, 라이트신호(WRITE)가 '하이'이면 즉, 라이트동작상태이면 전송게이트(G1)는 온되고, 전송게이트(G2)는 오프되어 종래와 동일하게 칼럼사이클신호(COLCYC)는 인버터(INV1,INV2)를 통해 CAS신호로 출력되고, 뱅크신호(clbanki신호)는 인버터(INV1)의 출력신호와 노아게이트(NR2)에 의해 노아링 되어 CASFi신호로 출력된다.In the circuit operation, when the write signal WRITE is 'high', that is, in the write operation state, the transfer gate G1 is turned on and the transfer gate G2 is turned off so that the column cycle signal COLCYC is the same as before. The inverter is output as a CAS signal through the inverters INV1 and INV2, and the bank signal clbanki is output by the output signal of the inverter INV1 and the NOA gate NR2 and output as a CASFi signal.
그러나, 라이트신호(WRITE)가 '로우'로 되어 리드동작상태가 되면, 전송게이트(G1)는 오프되고, 전송게이트(G2)는 온된다.However, when the write signal WRITE becomes 'low' to enter the read operation state, the transfer gate G1 is turned off and the transfer gate G2 is turned on.
이에따라 칼럼사이클신호(COLCYC)와 지연기(dly)에 의해 소정시간 지연된 칼럼래치신호(COLLAT)는 노아게이트(NR1)에 의해 노아조합되어 출력된다.Accordingly, the column latch signal COLLAT delayed by the column cycle signal COLCYC and the delay period dly for a predetermined time is output by being combined with the NOR gate NR1.
그리고 상기 노아게이트(NR1)의 출력신호는 인버터(INV3)를 통해 CAS 신호로 출력됨과 동시에 노아게이트(NR2)에 의해 뱅크신호(clbanki)와 노아조합되어 CASFi신호로 출력된다.The output signal of the NOR gate NR1 is outputted as a CAS signal through the inverter INV3 and is combined with the bank signal clbanki by the NOA gate NR2 and output as a CASFi signal.
이를 타이밍순서대로 나타내면 도5에 도시한 바와같다.This is shown in the timing sequence as shown in FIG.
상술한 바와 같이, 본 발명은 고속메모리에 있어서, 리드동작 시, 칼럼어드레스래치시점을 칼럼패스의 기준시점으로 사용함으로써 칼럼엑세스타임을 빨리할 수 있고, 이로인해 온도, 외부전원, 공정요인 등의 외부조건에 큰 영향을 받지 않는 효과가 있다.As described above, in the high-speed memory, in the high-speed memory, the column access time can be accelerated by using the column address latch time as the reference point of the column pass, and thus the temperature, external power supply, process factors, etc. There is an effect that is not greatly affected by external conditions.
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