KR19990054556A - CMOS voltage level shift circuit - Google Patents

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Abstract

본 발명은 전력소모와 면적축소에 적당한 CMOS 전압 레벨 쉬프트 회로에 관한 것으로서, 입력신호를 받아 제 1 Vdd 전원과 Vss 전원에 연결되어 입력신호를 반전시키는 인버터와, 상기 인버터에 게이트 전극이 연결되고 소오스 단자가 Vss 전원에 연결되며 드레인 단자가 출력단에 연결되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 드레인 단자와 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 게이트 전극에 게이트 전극이 연결되고 소오스 단자에 제 2 Vss 전원에 연결되며 드레인 단자에 출력단이 연결되는 제 2 PMOS 트랜지스터와, 상기 입력신호에 게이트 전극이 연결되고 제 2 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되며 소오스 단자에 Vss 전원이 연결되는 제 2 PMOS 트랜지스터와, 그리고 상기 제 2 PMOS 트랜지스터의 출력단에 공통으로 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 3 PMOS 트랜지스터 및 소오스 단자에 Vss 전원이 연결되고 드레인 단자를 공통 출력단으로 하는 제 3 NMOS 트랜지스터를 포함하여 구성함을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CMOS voltage level shift circuit suitable for power consumption and area reduction, comprising: an inverter receiving an input signal and being connected to a first Vdd power supply and a Vss power supply to invert the input signal; A first NMOS transistor having a terminal connected to a Vss power supply and a drain terminal connected to an output terminal, a drain terminal and a gate electrode connected to a drain terminal of the first NMOS transistor in common, and a second Vdd power source connected to a source terminal; A first PMOS transistor, a gate electrode connected to a gate electrode of the first PMOS transistor, a second PMOS transistor connected to a source of a second Vss power source, and an output terminal connected to a drain terminal thereof, and a gate electrode connected to the input signal; The drain terminal is connected to the drain terminal of the second PMOS transistor, and Vss is connected to the source terminal. A second PMOS transistor having a source connected thereto, and a third PMOS transistor having a common gate electrode connected to an output terminal of the second PMOS transistor, a second Vdd power source connected to a source terminal, and a Vss power source connected to a source terminal and a drain And a third NMOS transistor having the terminal as a common output terminal.

Description

씨모스 전압 레벨 쉬프트 회로CMOS voltage level shift circuit

본 발명은 전압 레벨 쉬프트 회로에 관한 것으로, 특히 전력소모와 면적축소에 적당한 CMOS 전압 레벨 쉬프트 회로(Voltage Level Shift Circuit)에 관한 것이다.The present invention relates to a voltage level shift circuit, and more particularly, to a CMOS voltage level shift circuit suitable for power consumption and area reduction.

일반적으로 아날로그와 디지탈 회로가 한 칩에 임베드(Embed)되어 있는 믹서드 IC(Mixed Integrated Circuit)나 메모리 회로 등에서 다른 전압 레벨을 가진 회로사이에 두 레벨을 트랜스레이트(Translate)할 수 있는 회로가 필요하다.In general, there is a need for a circuit capable of translating two levels between circuits having different voltage levels in a mixed integrated circuit or memory circuit in which analog and digital circuits are embedded on one chip. Do.

상기 믹서드 IC에서는 디지탈과 아날로그 전압을 따로 쓰는 경우가 많은데 이때 아날로그 전원전압은 디지탈 전원전압과 같거나 높게 된다.In the mixed IC, digital and analog voltages are often used separately, and the analog power supply voltage is equal to or higher than the digital power supply voltage.

이하, 첨부된 도면을 참고하여 종래의 CMOS 전압 레벨 쉬프트 회로를 설명하면 다음과 같다.Hereinafter, a conventional CMOS voltage level shift circuit will be described with reference to the accompanying drawings.

도 1은 종래의 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional CMOS voltage level shift circuit.

종래의 CMOS 전압 레벨 쉬프트 회로는 도 1에 도시한 바와같이 입력단(10)과 레벨 쉬프트단(20) 그리고 출력 버퍼단(30)으로 구성된다.The conventional CMOS voltage level shift circuit is composed of an input stage 10, a level shift stage 20 and an output buffer stage 30 as shown in FIG.

먼저, 입력단(10)은 입력신호(Vin) 및 Vdd 전원과 제 1 Vss 전원에 직렬로 연결되는 제 1, 제 2 인버터(11,12)로 구성되어 입력신호를 지연시킨다.First, the input terminal 10 is composed of an input signal Vin and first and second inverters 11 and 12 connected in series to the Vdd power source and the first Vss power source to delay the input signal.

이어, 레벨 쉬프트단(20)은 소오스 단자에 Vdd 전원이 연결되고 게이트 전극에 제 1 인버터(11)의 출력단이 연결되는 제 1 PMOS 트랜지스터(13)와, 상기 제 1 PMOS 트랜지스터(13)의 드레인 단자에 드레인 단자와 게이트 전극이 공통으로 연결되고 소오스 단자에 제 2 Vss 전원이 연결되는 제 1 NMOS 트랜지스터(14)와, 상기 제 2 인버터(12)의 출력단에 게이트 전극이 연결되고 Vdd 전원에 소오스 단자가 연결되며 드레인 단자에 출력단이 연결되는 제 2 PMOS 트랜지스터(15)와, 상기 제 2 PMOS 트랜지스터(15)의 드레인 단자에 드레인 단자가 연결되고 상기 제 1 NMOS 트랜지스터(14)의 게이트 전극과 공통으로 게이트 전극이 연결되며 제 2 Vss 전원에 소오스 단자가 연결되는 제 2 NMOS 트랜지스터(16)로 구성된다.Next, the level shift stage 20 includes a first PMOS transistor 13 having a Vdd power source connected to a source terminal and an output terminal of the first inverter 11 connected to a gate electrode, and a drain of the first PMOS transistor 13. A first NMOS transistor 14 having a drain terminal and a gate electrode connected to a terminal in common and a second Vss power source connected to a source terminal, a gate electrode connected to an output terminal of the second inverter 12, and a source connected to a Vdd power source. A second PMOS transistor 15 having a terminal connected thereto and an output terminal connected to the drain terminal thereof, and a drain terminal connected to the drain terminal of the second PMOS transistor 15 having a common gate electrode of the first NMOS transistor 14. The second NMOS transistor 16 has a gate electrode connected thereto and a source terminal connected to a second Vss power supply.

그리고 상기 출력 버퍼단(30)은 상기 제 2 PMOS 트랜지스터(15)의 드레인 단자에 게이트 전극이 연결되고 소오스 단자에 Vdd 전원이 연결되는 되며 드레인 단자에 출력단이 연결되는 제 3 PMOS 트랜지스터(17)와, 상기 제 3 PMOS 트랜지스터(17)의 드레인 단자에 드레인 단자가 연결되고 제 2 PMOS 트랜지스터(15)의 드레인 단자에 게이트 전극이 연결되며 소오스 단자에 제 2 Vss 전원이 연결되는 제 3 NMOS 트랜지스터(18)로 구성된다.The output buffer stage 30 includes a third PMOS transistor 17 having a gate electrode connected to the drain terminal of the second PMOS transistor 15, a Vdd power source connected to the source terminal, and an output terminal connected to the drain terminal; A third NMOS transistor 18 having a drain terminal connected to the drain terminal of the third PMOS transistor 17, a gate electrode connected to the drain terminal of the second PMOS transistor 15, and a second Vss power source connected to the source terminal. It consists of.

상기와 같이 구성된 종래의 CMOS 전압 레벨 쉬프트 회로의 동작을 설명하면 다음과 같다.The operation of the conventional CMOS voltage level shift circuit constructed as described above is as follows.

종래의 CMOS 전압 레벨 쉬프트 회로는 로직, 메모리 등에서 내부적으로 연결된 블록의 전압 레벨이 서로 다를 때 한 블록의 출력을 다른 블록의 전압 레벨로 바꾸어주는 전압레벨 쉬프트 회로이다.The conventional CMOS voltage level shift circuit is a voltage level shift circuit that converts the output of one block to the voltage level of another block when the voltage levels of internally connected blocks in logic, memory, etc. are different.

도 1에서와 같이 Vdd 전원은 15V이고, 제 1 Vss 전원은 0V이며, 제 2 Vss 전원은 5V이다.As shown in FIG. 1, the Vdd power supply is 15V, the first Vss power supply is 0V, and the second Vss power supply is 5V.

먼저, 입력신호로 입력단(10)의 제 1 인버터(11)에 "Low" 신호가 인가되면 제 1 인버터(11)는 노드 1로 "High" 신호를 출력하여 제 2 인버터(12)에 인가한다.First, when a "Low" signal is applied to the first inverter 11 of the input terminal 10 as an input signal, the first inverter 11 outputs a "High" signal to the node 1 and applies it to the second inverter 12. .

이어, 상기 제 1 인버터(11)에서 출력되는 노드 1의 "High" 신호를 받아 제 2 인버터(12)에서 노드 2로 "Low" 신호를 출력한다. 그리고 상기 제 1 PMOS 트랜지스터(13)는 노드 1의 "High" 신호가 턴-오프되어 전류가 흐르지 않게 되고, 제 1 NMOS 트랜지스터(14)와 제 2 NMOS 트랜지스터(16)도 턴-오프된다.Subsequently, the second inverter 12 receives the "High" signal output from the first inverter 11 and outputs a "Low" signal to the node 2 from the second inverter 12. In the first PMOS transistor 13, the "High" signal of the node 1 is turned off so that no current flows, and the first NMOS transistor 14 and the second NMOS transistor 16 are also turned off.

이어, 제 2 인버터(12)에서 노드 2 "Low" 신호를 받는 제 2 PMOS 트랜지스터(15)는 턴-온되어 출력단인 노드 4는 "High" 신호를 출력하여 전압공급 레벨 Vdd 전원까지 풀-업(Pull-Up)시킨다.Subsequently, the second PMOS transistor 15 receiving the node 2 "Low" signal from the second inverter 12 is turned on so that the output node Node 4 outputs a "High" signal to pull up to the voltage supply level Vdd power supply. (Pull-Up)

그리고 상기 제 2 PMOS 트랜지스터(15)의 출력단인 노드 4에 공통으로 게이트 전극이 연결된 제 3 PMOS 트랜지스터(17)와 제 3 NMOS 트랜지스터(18)에서 제 3 PMOS 트랜지스터(17)는 턴-오프(Turn-Off)되고, 제 3 NMOS 트랜지스터(18)는 턴-온(Turn-On)되어 노드 5로 "Low" 신호를 출력함으로써 제 2 Vss 전원까지 풀-다운된다.The third PMOS transistor 17 is turned off in the third PMOS transistor 17 and the third NMOS transistor 18 in which the gate electrode is commonly connected to the node 4 which is the output terminal of the second PMOS transistor 15. -Off), and the third NMOS transistor 18 is turned on and pulled down to the second Vss power supply by outputting a "Low" signal to node 5.

한편, 입력신호로 "High" 신호가 인가되면 제 1 인버터(11)는 노드 1로 "Low" 신호를 출력하고, 제 2 인버터(12)는 노드 2로 "High" 신호를 출력하여 제 1 PMOS 트랜지스터(13)와 제 2 PMOS 트랜지스터(15)를 각각 턴-온, 턴-오프시킨다.On the other hand, when the "High" signal is applied as the input signal, the first inverter 11 outputs the "Low" signal to the node 1, the second inverter 12 outputs the "High" signal to the node 2 to the first PMOS The transistor 13 and the second PMOS transistor 15 are turned on and turned off, respectively.

이것에 의해 제 1 PMOS 트랜지스터(13)는 Vdd 전원까지 풀-업되고, 제 3 PMOS 트랜지스터(17)를 턴-온시키어 노드 5로 "High" 신호를 출력함으로써 Vdd 전원까지 풀-업한다.As a result, the first PMOS transistor 13 is pulled up to the Vdd power supply. The first PMOS transistor 13 is pulled up to the Vdd power supply by turning on the third PMOS transistor 17 and outputting a "High" signal to the node 5.

그러나 상기와 같은 종래의 CMOS 전압 레벨 쉬프트 회로에 있어서 다음과 같은 문제점이 있었다.However, the conventional CMOS voltage level shift circuit has the following problems.

즉, 세 개의 전원레벨(15V인 Vdd 전원, 0V인 제 1 Vss 전원, -5V인 제 2 Vss 전원)로 되어 있으므로 그라운드(Ground)를 하나로 사용하고 있는 티윈-웰(Twin-well) 공정에 사용할 수 없다.That is, three power levels (15V Vdd power supply, 0V first Vss power supply, and -5V second Vss power supply) are used for the twin-well process using one ground. Can't.

특히, 아날로그와 디지탈 회로를 혼합하여 사용하고 있는 믹서드 IC에서는 그라운드 라인을 하나로 하고 포지티브 파워(Positive Power)를 디지탈 Vdd, 아날로그 Vdd로 나누어 쓰고 있으므로 이용하기 어렵다.In particular, in a mixed IC using a mixture of analog and digital circuits, it is difficult to use a single ground line and divide positive power into digital Vdd and analog Vdd.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 CMOS 레벨 쉬프트를 사용하여 전력소모와 면적면에서 유리한 전압 트랜지스터를 구현함으로써 티윈-웰 공정과 믹서드 IC에 적용할 수 있도록 한 CMOS 전압 레벨 쉬프트 회로를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, CMOS voltage level shift which can be applied to TWIN-WELL process and mixed IC by implementing voltage transistor which is advantageous in terms of power consumption and area using CMOS level shift. The purpose is to provide a circuit.

도 1은 종래의 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로도1 is a circuit diagram showing a conventional CMOS voltage level shift circuit

도 2는 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로도2 is a circuit diagram showing a CMOS voltage level shift circuit according to the present invention.

도 3은 본 발명의 또 다른 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로로도Figure 3 is a circuit diagram showing another CMOS voltage level shift circuit of the present invention

도 4는 입력신호(Vin)로 High 신호가 인가되고 정상상태에서 파워 세이브 모드로 바뀔 때의 타이밍 다이어그램4 is a timing diagram when a high signal is applied to the input signal Vin and is changed from the normal state to the power save mode.

도 5는 입력신호(Vin)로 Low 신호가 인가되고 정상상태에서 파워 세이브 모드로 바뀔 때의 타이밍 다이어그램5 is a timing diagram when a low signal is applied to the input signal Vin and is changed from the normal state to the power save mode.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

41 : 인버터 42 : 제 1 NMOS 트랜지스터41: inverter 42: first NMOS transistor

43 : 제 1 PMOS 트랜지스터 44 : 제 2 PMOS 트랜지스터43: first PMOS transistor 44: second PMOS transistor

45 : 제 2 NMOS 트랜지스터 46 : 제 3 PMOS 트랜지스터45: second NMOS transistor 46: third PMOS transistor

47 : 제 3 NMOS 트랜지스터 48 : 제 4 NMOS 트랜지스터47: third NMOS transistor 48: fourth NMOS transistor

49 : 래치 회로49: latch circuit

상기와 같은 목적을 달성하기 위한 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로는 입력신호를 받아 제 1 Vdd 전원과 Vss 전원에 연결되어 입력신호를 반전시키는 인버터와, 상기 인버터에 게이트 전극이 연결되고 소오스 단자가 Vss 전원에 연결되며 드레인 단자가 출력단에 연결되는 제 1 NMOS 트랜지스터와, 상기 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 드레인 단자와 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 1 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터의 게이트 전극에 게이트 전극이 연결되고 소오스 단자에 제 2 Vss 전원에 연결되며 드레인 단자에 출력단이 연결되는 제 2 PMOS 트랜지스터와, 상기 입력신호에 게이트 전극이 연결되고 제 2 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되며 소오스 단자에 Vss 전원이 연결되는 제 2 PMOS 트랜지스터와, 그리고 상기 제 2 PMOS 트랜지스터의 출력단에 공통으로 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 3 PMOS 트랜지스터 및 소오스 단자에 Vss 전원이 연결되고 드레인 단자를 공통 출력단으로 하는 제 3 NMOS 트랜지스터를 포함하여 구성함을 특징으로 한다.The CMOS voltage level shift circuit according to the present invention for achieving the above object is an inverter that receives an input signal and is connected to a first Vdd power supply and a Vss power supply to invert the input signal, and a gate electrode is connected to the inverter and a source terminal. Is connected to a Vss power supply, a first NMOS transistor having a drain terminal connected to an output terminal, a first drain terminal and a gate electrode connected to a drain terminal of the first NMOS transistor in common, and a second Vdd power source connected to a source terminal. A PMOS transistor; a gate electrode connected to a gate electrode of the first PMOS transistor; a second PMOS transistor connected to a source terminal of a second Vss power source; an output terminal connected to a drain terminal thereof; and a gate electrode connected to the input signal; The drain terminal is connected to the drain terminal of the second PMOS transistor, and the Vss power source is connected to the source terminal. A second PMOS transistor connected to the second PMOS transistor and a third PMOS transistor and a source terminal connected to a source terminal of the second PMOS transistor and a second Vdd power source connected to a source terminal, and a Vss power source connected to a drain terminal. And a third NMOS transistor serving as a common output terminal.

이하, 첨부된 도면을 참고하여 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로를 상세히 설명하면 다음과 같다.Hereinafter, a CMOS voltage level shift circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로도이다.2 is a circuit diagram showing a CMOS voltage level shift circuit according to the present invention.

도 2에 도시한 바와같이 입력단(40)과 레벨 쉬프트단(50) 그리고 출력 버퍼단(60)으로 구성된다.As shown in FIG. 2, the input terminal 40 includes a level shift stage 50 and an output buffer stage 60.

먼저, 입력단(40)은 입력신호(Vin)를 받아 제 1 Vdd 전원과 Vss 전원에 연결되어 입력신호를 반전시키는 인버터(41)로 구성된다.First, the input terminal 40 is configured of an inverter 41 that receives an input signal Vin and is connected to a first Vdd power supply and a Vss power supply to invert the input signal.

이어, 레벨 쉬프트단(50)은 게이트 전극이 인버터(41)에 연결되고 소오스 단자가 Vss 전원에 연결되며 드레인 단자가 출력단에 연결되는 제 1 NMOS 트랜지스터(42)와, 상기 제 1 NMOS 트랜지스터(42)의 드레인 단자에 공통으로 드레인 단자와 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 1 PMOS 트랜지스터(43)와, 상기 제 1 PMOS 트랜지스터(43)의 게이트 전극에 게이트 전극이 연결되고 소오스 단자에 제 2 Vss 전원에 연결되며 드레인 단자에 출력단이 연결되는 제 2 PMOS 트랜지스터(44)와, 상기 입력신호에 게이트 전극이 연결되고 제 2 PMOS 트랜지스터(44)의 드레인 단자에 드레인 단자가 연결되며 소오스 단자에 Vss 전원이 연결되는 제 2 NMOS 트랜지스터(45)로 구성된다.Next, the level shift stage 50 includes a first NMOS transistor 42 having a gate electrode connected to the inverter 41, a source terminal connected to a Vss power supply, and a drain terminal connected to an output terminal, and the first NMOS transistor 42. The first PMOS transistor 43 is connected to the drain terminal and the gate electrode in common with the drain terminal, and the gate electrode is connected to the gate electrode of the first PMOS transistor 43. And a second PMOS transistor 44 connected to a source terminal to a second Vss power source, and an output terminal connected to a drain terminal, a gate electrode connected to the input signal, and a drain terminal connected to a drain terminal of the second PMOS transistor 44. And a second NMOS transistor 45 connected to the source of the Vss power supply.

그리고 출력 버퍼단(60)은 상기 제 2 PMOS 트랜지스터(44)의 출력단에 공통으로 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 3 PMOS 트랜지스터(46) 및 소오스 단자에 Vss 전원이 연결되고 드레인 단자를 공통 출력단으로 하는 제 3 NMOS 트랜지스터(47)가 직렬로 연결되는 CMOS 트랜지스터로 구성된다.The output buffer terminal 60 has a gate electrode connected to the output terminal of the second PMOS transistor 44, and a Vss power source connected to the source terminal and a third PMOS transistor 46 having a second Vdd power source connected to the source terminal. And a third NMOS transistor 47 having a drain terminal as a common output terminal.

도 3은 본 발명의 또 다른 CMOS 전압 레벨 쉬프트 회로를 나타낸 회로로도이다.3 is a circuit diagram showing another CMOS voltage level shift circuit of the present invention.

도 3에 도시된 바와같이 도 2의 제 1 NMOS 트랜지스터(42)와 제 2 NMOS 트랜지스터(45)의 소오스 단자에 드레인 단자가 연결되고 게이트 전극에 전압 레벨 쉬프트 회로의 제어신호(PSb)가 입력되고 소오스 단자에 Vss 전원이 연결되는 제 4 NMOS 트랜지스터(48)와, 도 2의 출력 버퍼단(60)의 출력단에 연결되고 제 2 Vdd 전원 및 Vss 전원에 연결되어 출력신호를 그대로 래치하는 래치 회로(49)를 포함하여 구성된다.As shown in FIG. 3, the drain terminal is connected to the source terminals of the first NMOS transistor 42 and the second NMOS transistor 45 of FIG. 2, and the control signal PSb of the voltage level shift circuit is input to the gate electrode. A latch circuit 49 connected to a fourth NMOS transistor 48 having a Vss power source connected to the source terminal, and an output terminal of the output buffer terminal 60 of FIG. 2 and connected to a second Vdd power source and a Vss power source to latch an output signal as it is 49 It is configured to include).

상기와 같이 구성된 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로는 입력신호가 "High" 신호인 제 1 Vdd 전원이 들어올 때 출력은 제 2 Vdd 전원으로, 입력신호가 "Low" 신호인 Vss 전원이 들어올때는 그대로 출력시켜주는 전원 레벨 쉬프트 회로이다.In the CMOS voltage level shift circuit according to the present invention configured as described above, the output is the second Vdd power supply when the first Vdd power supply having the input signal is the "High" signal, and the Vss power supply having the input signal is the "Low" signal. It is a power level shift circuit that outputs it as it is.

본 발명의 동작을 설명하면 다음과 같다.The operation of the present invention will be described as follows.

먼저, 입력단의 Vin에 "High"인 제 1 Vdd 전원을 인가하면 노드 1은 "High" 신호가 출력되고, 노드 1은 인버터(41)에 입력되어 노드 2는 "Low" 신호가 출력된다. 이어, 노드 2의 "Low" 신호는 제 1 NMOS 트랜지스터(42)를 턴-오프시키고, 노드 1의 "High" 신호는 제 2 NMOS 트랜지스터(45)를 턴온시켜 노드 4는 "Low" 신호를 출력한다.First, when the first Vdd power source of "High" is applied to Vin of the input terminal, node 1 outputs "High" signal, node 1 inputs to inverter 41, and node 2 outputs "Low" signal. The "Low" signal at node 2 then turns off the first NMOS transistor 42, the "high" signal at node 1 turns on the second NMOS transistor 45 so that node 4 outputs a "low" signal. do.

그리고 상기 노드 4의 "Low" 신호는 제 3 PMOS 트랜지스터(46)를 턴온시키고, 제 3 NMOS 트랜지스터(47)는 턴-오프시키어 노드 5는 "High" 신호를 출력한다.In addition, the "Low" signal of the node 4 turns on the third PMOS transistor 46 and turns off the third NMOS transistor 47 so that the node 5 outputs a "High" signal.

한편, 입력단(40)의 Vin에 "Low"인 0V를 인가하면 노드 1은 "Low" 신호가 출력되고, 노드 1은 인버터(41)에 입력되어 노드 2는 "High" 신호가 출력된다. 노드 2의 "High" 신호는 제 1 NMOS 트랜지스터(42)를 턴-온시키어 노드 3은 "Low" 신호가 출력되어 Vss 전원까지 떨어지게 된다.On the other hand, when 0V of "Low" is applied to Vin of the input terminal 40, the node 1 outputs the "Low" signal, the node 1 is input to the inverter 41, and the node 2 outputs the "High" signal. The "High" signal of node 2 turns on the first NMOS transistor 42 so that node 3 outputs a "Low" signal and drops to the Vss power supply.

이어, 노드 3의 "Low" 신호는 제 1 PMOS 트랜지스터(43)와 제 2 PMOS 트랜지스터(44)를 턴-온시키어 노드 4가 "High" 신호가 출력되어 제 2 Vdd 전원까지 풀-업하게 된다.Subsequently, the "Low" signal of node 3 turns on the first PMOS transistor 43 and the second PMOS transistor 44 so that node 4 outputs a "High" signal and pulls up to the second Vdd power supply. .

상기 풀-업된 신호는 제 3 NMOS 트랜지스터(47)를 턴-온시키어 노드 5가 "Low" 신호가 출력되어 Vss 전원까지 끌어내린다.The pulled-up signal turns on the third NMOS transistor 47 so that node 5 outputs a "Low" signal and pulls it down to the Vss power supply.

따라서 Vout의 출력은 "Low" 신호로 Vss 전원이 된다.Therefore, the output of Vout is the "Low" signal to become the Vss supply.

도 3은 파워 세이브 모드일 때 전체회로의 전력소모를 줄이기 위해 회로의 전원을 끊어 전압 레벨 쉬프트 회로를 턴-오프 상태로 파워 세이브 모드가 턴-오프인 정상상태에서는 도 2와 같은 동일한 동작을 한다.FIG. 3 performs the same operation as in FIG. 2 in the normal state in which the power save mode is turned off while the power supply mode is turned off while the power supply is turned off to reduce the power consumption of the entire circuit in the power save mode. .

또한, 도 3은 믹서드 IC에서 전압레벨이 다른 두 블록간의 전압 트랜스레이트를 하는 전압 레벨 쉬프트로서 뿐만 아니라 출력 인에이블 핀을 가진 입출력 버퍼로 사용할 수 있다.In addition, FIG. 3 may be used as a voltage level shift for voltage translating between two blocks having different voltage levels in a mixed IC as well as an input / output buffer having an output enable pin.

도 4는 입력신호(Vin)로 High 신호가 인가되고 정상상태에서 파워 세이브 모드로 바뀔 때의 타이밍 다이어그램이다.FIG. 4 is a timing diagram when a high signal is applied to the input signal Vin and is changed from the normal state to the power save mode.

도 4에 도시한 바와같이 전압 레벨 쉬프트 회로의 제어신호(PSb)는 먼저, High가 들어오고 제 4 NMOS 트랜지스터(48)를 턴-온시키어 노드 6이 "High" 신호를 출력하여 Vss 전원까지 풀-다운시킨다.As shown in FIG. 4, the control signal PSb of the voltage level shift circuit is first turned on and turns on the fourth NMOS transistor 48 so that the node 6 outputs a "High" signal to pull up to the Vss power supply. -Down.

이때 Vin이 High이므로 노드 1은 "High" 신호가 되고 노드 2는 "Low" 신호가 되어 제 1 NMOS 트랜지스터(42)와 제 2 NMOS 트랜지스터(45)를 턴-오프 또는 턴-온시킨다.At this time, since Vin is High, Node 1 becomes a "High" signal and Node 2 becomes a "Low" signal to turn off or turn on the first NMOS transistor 42 and the second NMOS transistor 45.

이어, 노드 4는 "Low" 신호가 되고, Vout는 "High" 신호를 출력하고, 전압 레벨 쉬프트회로의 제어신호(PSb)가 액티브 로우가 되면 노드 6은 플로팅 되어 노드 4는 하이 인피던스 신호(Hi-Z)가 되고 이 기간 동안에는 제 1, 제 2 NMOS 트랜지스터(42,45) 및 제 1, 제 2 PMOS 트랜지스터(43,44)의 레벨 쉬프트단(50)의 회로에는 전류가 흐르지 않는다.Next, node 4 becomes a "Low" signal, Vout outputs a "High" signal, and when the control signal PSb of the voltage level shift circuit becomes active low, node 6 is floated and node 4 is a high impedance signal Hi. -Z), and no current flows through the circuit of the level shift stage 50 of the first and second NMOS transistors 42 and 45 and the first and second PMOS transistors 43 and 44 during this period.

그러나 출력 Vout은 래치 회로(49)에 의해 이전의 값을 계속 래치하고 있다.However, the output Vout continues to latch the previous value by the latch circuit 49.

도 5는 입력신호(Vin)로 Low 신호가 인가되고 정상상태에서 파워 세이브 모드로 바뀔 때의 타이밍 다이어그램이다.FIG. 5 is a timing diagram when a low signal is applied to the input signal Vin and is changed from the normal state to the power save mode.

도 5에 도시한 바와같이 정상상태에서 노드 6은 "Low" 신호로 있게 되고, 제 1, 제 2 NMOS 트랜지스터(42,45)는 턴-온, 턴-오프된다.In the steady state, as shown in Fig. 5, the node 6 is in the "Low" signal, and the first and second NMOS transistors 42 and 45 are turned on and off.

이어, 노드 3은 "Low" 신호가 되고, 제 1, 제 2 PMOS 트랜지스터(43,44)를 통한 전류 패스가 생기게 되어 노드 4는 "High" 신호가 됨으로써 제 3 NMOS 트랜지스터(47)를 턴온시키어 노드 5는 "Low" 신호를 출력한다.Then, node 3 becomes a "Low" signal, and a current path through the first and second PMOS transistors 43 and 44 is generated, and node 4 becomes a "High" signal, thereby turning on the third NMOS transistor 47. Node 5 outputs a "Low" signal.

그리고 파워 세이브 모드가 되면 노드 6은 플로팅하게 되고, 노드 3과 도4는 하이 인피던스 신호(Hi-Z)가 되어 전류가 흐르지 않아 전력을 줄일 수 있다.In the power save mode, the node 6 floats, and the nodes 3 and 4 become high impedance signals Hi-Z, so that no current flows, thereby reducing power.

그러나 출력 Vout은 래치회로(49)에 의해 이전의 값을 계속 래치하고 있다.However, the output Vout continues to latch the previous value by the latch circuit 49.

이상에서 설명한 바와같이 본 발명에 의한 CMOS 전압 레벨 쉬프트 회로에 있어서 다음과 같은 효과가 있다.As described above, the CMOS voltage level shift circuit according to the present invention has the following effects.

첫째, 아날로그와 디지탈 회로가 한 칩에 임배드되어 있는 믹서드 IC나 메모리 회로 등에서 다른 전압 레벨을 가진 블록사이의 커뮤니케이션(Communication)을 행하고, 입출력 버퍼로 사용할 수 있다.First, it can be used as an input / output buffer for communication between blocks having different voltage levels in a mixed IC or a memory circuit in which analog and digital circuits are embedded in one chip.

둘째, 제어신호인 파워 세이브 모드를 가지고 있어 전력 소모 및 출력 인에이블 핀(OE)으로 파워 세이브를 사용할 수 있어 출력 인에이블 핀이 필요한 버퍼로 이용할 수 있다.Second, it has a power save mode, which is a control signal, so that power save can be used as a power consumption and output enable pin (OE), so that an output enable pin can be used as a buffer.

셋째, 종래 기술에 비해 한 개의 인버터를 줄이고 똑같은 효과를 얻을 수 있으므로 면적을 축소할 수 있다.Third, compared to the prior art, one inverter can be reduced and the same effect can be obtained, thereby reducing the area.

Claims (5)

입력신호를 받아 제 1 Vdd 전원과 Vss 전원에 연결되어 입력신호를 반전시키는 인버터와,An inverter that receives an input signal and is connected to a first Vdd power supply and a Vss power supply to invert the input signal; 상기 인버터에 게이트 전극이 연결되고 소오스 단자가 Vss 전원에 연결되며 드레인 단자가 출력단에 연결되는 제 1 NMOS 트랜지스터와,A first NMOS transistor having a gate electrode connected to the inverter, a source terminal connected to a Vss power supply, and a drain terminal connected to an output terminal; 상기 제 1 NMOS 트랜지스터의 드레인 단자에 공통으로 드레인 단자와 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 1 PMOS 트랜지스터와,A first PMOS transistor having a drain terminal and a gate electrode connected to a drain terminal of the first NMOS transistor in common, and a second Vdd power source connected to a source terminal; 상기 제 1 PMOS 트랜지스터의 게이트 전극에 게이트 전극이 연결되고 소오스 단자에 제 2 Vss 전원에 연결되며 드레인 단자에 출력단이 연결되는 제 2 PMOS 트랜지스터와,A second PMOS transistor having a gate electrode connected to a gate electrode of the first PMOS transistor, a second Vss power source connected to a source terminal, and an output terminal connected to a drain terminal thereof; 상기 입력신호에 게이트 전극이 연결되고 제 2 PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되며 소오스 단자에 Vss 전원이 연결되는 제 2 PMOS 트랜지스터와, 그리고A second PMOS transistor having a gate electrode connected to the input signal, a drain terminal connected to a drain terminal of a second PMOS transistor, and a Vss power source connected to a source terminal; 상기 제 2 PMOS 트랜지스터의 출력단에 공통으로 게이트 전극이 연결되고 소오스 단자에 제 2 Vdd 전원이 연결되는 제 3 PMOS 트랜지스터 및 소오스 단자에 Vss 전원이 연결되고 드레인 단자를 공통 출력단으로 하는 제 3 NMOS 트랜지스터를 포함하여 구성함을 특징으로 하는 CMOS 전압 레벨 쉬프트 회로.A third PMOS transistor having a gate electrode connected in common to an output terminal of the second PMOS transistor, a second Vdd power source connected to a source terminal, and a third NMOS transistor having a Vss power source connected to a source terminal and having a drain terminal as a common output terminal; CMOS voltage level shift circuit comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제 1 Vdd 전원은 포지티브 전원이고, Vss 전원은 접지이고, 제 2 Vdd 전원은 포지티브 전원이면서 제 1 Vdd 전원과 레벨이 같거나 더 포지티브한 전원임을 특징으로 하는 CMOS 전압 레벨 쉬프트 회로.And the first Vdd power supply is a positive power supply, the Vss power supply is a ground, and the second Vdd power supply is a positive power supply, and is the same or more positive power level than the first Vdd power supply. 제 1 항에 있어서,The method of claim 1, 상기 제 1, 제 2 NMOS 트랜지스터의 소오스 단자에 드레인 단자가 연결되고 게이트 전극에 제어신호가 인가되며 소오스 단자에 Vss 전원이 연결되는 제 4 NMOS 트랜지스터와, 상기 제 3 PMOS 트랜지스터와 제 3 NMOS 트랜지스터의 출력단에 연결되고 제 2 Vdd 전원 및 Vss 전원에 연결되는 래치회로를 더 포함하여 구성됨을 특징으로 하는 CMOS 전압 레벨 쉬프트 회로.A fourth NMOS transistor having a drain terminal connected to a source terminal of the first and second NMOS transistors, a control signal applied to a gate electrode, and a Vss power source connected to a source terminal, and a third PMOS transistor and a third NMOS transistor And a latch circuit coupled to the output stage and coupled to the second Vdd power supply and the Vss power supply. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 4 NMOS 트랜지스터는 전압 레벨 쉬프트 회로의 동작을 제어함을 특징으로 하는 CMOS 전압 레벨 쉬프트 회로.And the fourth NMOS transistor controls the operation of the voltage level shift circuit. 제 3 항에 있어서,The method of claim 3, wherein 상기 래치 회로는 전압 레벨 쉬프트 회로의 동작을 제어하는 동안에 인버터를 이용하여 이전의 출력 값을 래치함을 특징으로 하는 CMOS 전압 레벨 쉬프트 회로.And the latch circuit latches a previous output value using an inverter while controlling the operation of the voltage level shift circuit.
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