KR19990051100A - Multi-channel cumulative integrator using multi-step cumulative adder of pipeline structure - Google Patents

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Abstract

본 발명은 광대역 CDMA시스템에서 신호 동기 획득 장치구현에 사용되는 누적 적분기 장치에 관한 것으로, 다중 신호 입력 중 해당 신호를 선택하는 입력 신호 다중화기와 저장된 누적 적분 값 중 해당 누적 적분 값을 선택하는 누적 적분 중간 값 다중화기와 각각의 다중화기 출력을 가산하는 파이프 라인 구조의 멀티 스텝 가산기와, 각 누적 적분 값을 저장하는 누적 적분 중간 값 저장 장치 등으로 구성하여 하나의 누적 가산기를 사용하여 멀티 채널 누적 적분기를 구현하므로 동일한 누적 적분기로 여러 개의 채널 신호에 대한 누적 적분을 시 분할로 계산 하여 효율적인 초기 동기 장치를 구성하게 할 수 있게 하여 하드웨어 자원을 절약할 수 가 있다.The present invention relates to a cumulative integrator that is used to implement a signal synchronization acquisition device in a broadband CDMA system. Multi-channel cumulative integrator using one cumulative adder, consisting of a value multiplexer and a pipelined multi-step adder for adding each multiplexer output, and a cumulative integral intermediate value storage device for storing each cumulative integral value Therefore, by accumulating the cumulative integration of multiple channel signals in time division with the same cumulative integrator, an efficient initial synchronization device can be configured to save hardware resources.

Description

파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기Multi-channel cumulative integrator using multi-step cumulative adder of pipeline structure

본 발명은 광대역 CDMA시스템에서 신호 동기 획득 장치구현에 필수적으로 사용되는 누적 적분기 장치에 관한 것이다.The present invention relates to a cumulative integrator device which is essentially used for implementing a signal synchronization acquisition device in a wideband CDMA system.

신호 동기 장치에 사용되는 누적 적분기의 역할은 신호 동기 장치로 입력되는 신호의 누적 적분을 구하는 장치이다. 이 장치는 많은 양의 신호입력을 계속 누적 적분하므로 매우 높은 비트수의 가산기가 요구된다. 그러나 가산기의 비트 수가 증가함에 많은 하드웨어 자원이 소요되며, 따라서 가산기의 동작 속도도 느려지게 된다.The role of the cumulative integrator used in the signal synchronizer is to calculate the cumulative integral of the signal input to the signal synchronizer. The device continuously accumulates a large amount of signal input and therefore requires a very high bit count adder. However, as the number of bits of the adder increases, a lot of hardware resources are consumed, and thus the operation speed of the adder is slowed down.

광대역 CDMA시스템에서 고속의 칩 속도에 동작하기 위한 초기 동기 장치 (searcher)는 매우 고속의 멀티 비트의 누적 가산기(accumulator)가 요구된다. 즉, CDMA신호의 초기 동기 장치 구현에 필요한 누적 가산기의 비트 수는 신호의 초기 동기 획득을 위한 누적 적분 길이(integration depth)에 비례한다. 만일 초기 동기 획득장치의 신호 누적 적분 길이가 매우 길다면 누적 적분기의 비트 수는 비례적으로 늘어나게 된다. 이러한 비트 수의 확장은 초기 신호 획득 장치의 동작 속도를 느리게 만드는 결정적인 요인으로 작용한다.An initial searcher for operating at high chip rates in a wideband CDMA system requires a very high speed multi-bit accumulator. That is, the number of bits of the cumulative adder required for the initial synchronization device implementation of the CDMA signal is proportional to the cumulative integration depth for initial synchronization acquisition of the signal. If the signal cumulative integration length of the initial synchronization acquisition device is very long, the number of bits of the cumulative integrator increases proportionally. This increase in the number of bits serves as a decisive factor in slowing the operation speed of the initial signal acquisition device.

본 발명은 EPLD를 이용하여 CDMA 시스템 기지국 신호 초기 동기 획득 장치에 관한 기술로 종래에는 하나의 채널에 하나의 누적 가산기를 사용한 방법이 많이 사용되었다.The present invention relates to a CDMA system base station signal initial synchronization acquisition device using an EPLD, a conventional method using one cumulative adder in one channel has been used.

이러한 방법은 기지국 신호 초기 동기 장치에 사용되는 신호 채널이 여러 개일 경우 많은 양의 누적 적분기가 필요하게 되므로 많은 하드웨어 자원이 필요하게 되는 단점이 있다.This method has a disadvantage in that a large amount of cumulative integrator is required when there are several signal channels used in the base station signal initial synchronization device, which requires a lot of hardware resources.

이에 본 발명은 광대역 CDMA시스템 기지국 초기 동기 획득 장치 구현에 필수 적인 누적 적분기를 구현 함에 있어서 파이프 라인 구조의 고속 누적 가산기를 구성한 후 이를 이용하여 여러 개의 신호에 대한 누적 적분을 하나의 누적 적분기를 사용하여 시 분할 방법으로 계산하도록 하는 하드웨어를 구성하여 효율적인 초기 동기 장치를 구현하게 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기를 제공하는 것을 목적으로 한다.Therefore, in the present invention, a cumulative integrator of a pipeline structure is used to implement a cumulative integrator essential for implementing an initial synchronization acquisition device for a wideband CDMA system base station. It is an object of the present invention to provide a multi-channel cumulative integrator using a multi-step cumulative adder having a pipelined structure that configures hardware to perform calculation using a time division method.

도 1은 본 발명에 의한 멀티 채널 누적 적분기를 구비하는 신호 획득 장치의 개략도.1 is a schematic diagram of a signal acquisition apparatus having a multi-channel cumulative integrator according to the present invention;

도 2는 파이프 라인 구조의 멀티 스텝 가산기를 이용한 멀티 채널 누적 적분기도.2 is a multi-channel cumulative integrator diagram using a multi-step adder having a pipeline structure.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

200,208 : 다중화 수단 201 : 부호 확장수단200,208 multiplexing means 201 code extension means

202 : 입력신호 비트분리수단 210,220,230 : 비트별 가산수단202: bit separating means for input signal 210,220,230: adding means for each bit

203 : 비트결합수단 204 : 스위치수단203: bit coupling means 204: switch means

205 : 역다중화수단 206,207 : 누적중간값 기억수단205: demultiplex means 206, 207: cumulative intermediate value storage means

209 : 누적중간값 비트 분리수단209: cumulative intermediate value bit separating means

상기 목적을 달성하기 위한 본 발명에 의한 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기는 CDMA시스템의 신호 동기 획득 장치 구현에 사용하는 누적 적분기로서, 멀티 채널의 다중 신호 입력 중 해당 신호를 선택하여 다중화하고 비트단위로 분리하는 입력 신호 다중화수단과; 상기 입력신호 다중수단에 의해 비트단위로 다중화된 입력신호와 피드백되는 신호를 비트별로 가산하며, 발생되는 캐리를 다음단으로 전달하여 가산하도록 비트별 가산수단이 다단으로 구비된 파이프 라인 구조의 멀티 스텝 가산수단과; 상기 멀티 스텝 가산수단으로부터 비트별로 분리되어 누적된 신호를 비트 자리수별로 결합하여 출력하는 출력수단과; 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적 되지 않았을 경우 역 다중화하여 상기 멀티 스텝 가산수단으로 피드백하여 가산시켜 원하는 만큼의 데이터를 누적 하도록 하는 피드백수단으로 구성되어, 멀티 채널의 신호에 대한 누적적분값을 계산하는 것을 특징으로 한다.The multi-channel cumulative integrator using the multi-step cumulative adder of the pipeline structure according to the present invention for achieving the above object is a cumulative integrator used to implement a signal synchronization acquisition device of the CDMA system, and the corresponding signal among the multi-channel multi-signal inputs Input signal multiplexing means for selecting, multiplexing, and separating bit by bit; Multi-step of the pipeline structure in which the input signal multiplexed by the input signal multiplexing unit and the signal fed back are added bit by bit, and the bit-by-bit adding means is provided in multiple stages so as to transfer the generated carry to the next stage. Adding means; Output means for combining and accumulating the accumulated signals separated by bits from the multi-step addition means for each bit digit; If the result of one cumulative addition value does not accumulate by the cumulative integral length, it is composed of feedback means for demultiplexing and feeding back to the multi-step adding means to accumulate as much data as desired. It is characterized by calculating the integral value.

본 발명은 누적 적분기에서 사용하는 누적 가산기를 파이프 라인 기법을 사용하여 동작 속도를 증가 시킨다. 이러한 누적 적분기 장치를 사용하면 하나의 누적 적분기 하드웨어와 약간의 부가 회로를 사용하여 여러 채널의 신호에 대한 누적 적분을 시 분할 방법으로 계산 할 수 있다.The present invention increases the operation speed by using the pipeline technique of the accumulator adder used in the cumulative integrator. With this cumulative integrator, one can use the cumulative integrator hardware and some additional circuitry to calculate the cumulative integration over multiple channels of signals using a time division method.

이하 첨부한 도면을 참조로 하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 의한 멀티 채널 누적 적분기를 구비하는 신호 획득 장치의 개략적인 블럭도이다. 도시된 바와 같이 신호 획득 장치는 동상 채널에 대한 누적 적분 값을 계산하는 블럭(110)과 직교 채널에 누적 적분값을 계산하는 블럭(120)등 2개로 구성되어 있다. 각각의 블럭에 대하여 동시에 설명을 진행한다. 각각의 블럭에 입력되는 신호는 기지국에서 수신한 RF신호를 중간 주파수 대역(IF)으로 변환한 신호이다. 입력된 신호에 대하여 동상 채널에서는 코사인값(cos(wct))을 곱하고(111) 직교 채널에 대하여는 사인값(sin(wct))을 곱한다(121). 이와 같이 각 채널에 적절한 값을 곱하여 계산된 아날로그 신호를 A/D변환기(112)를 이용하여 디지틀 신호로(111, 121) 변환한다. 동상 채널 신호에는 동상 채널 PN(Pseudo Noise)코드를 곱하고(113), 직교 채널 신호에는 직교 채널 PN코드를 곱하여(114) 그 결과를 합한다(115). 이와 같은 과정을 거친 신호를 본 발명이 적용된 누적 적분기(116)에서 지정된 길이만큼의 신호를 누적 적분한다. 직교 채널 신호에 대한 처리는 A/D변환기(122)를 거친 신호에 부호가 반대인 동상 채널 PN코드를 곱하여(123) 동상 채널 신호에 직교 채널 PN코드를 곱한 값(124)과 더한(125) 누적 적분기(126)를 이용하여 누적 적분 값을 계산한다.1 is a schematic block diagram of a signal acquisition apparatus having a multi-channel cumulative integrator according to the present invention. As shown, the signal acquisition apparatus includes two blocks, a block 110 for calculating the cumulative integral value for the in-phase channel and a block 120 for calculating the cumulative integral value for the orthogonal channel. Each block is described simultaneously. The signal input to each block is a signal obtained by converting an RF signal received from a base station into an intermediate frequency band IF. The input signal is multiplied by the cosine value cos (wct) in the in-phase channel (111), and multiplied by the sine value sin (wct) in the orthogonal channel (121). In this way, the analog signal calculated by multiplying each channel by an appropriate value is converted into digital signals 111 and 121 using the A / D converter 112. The in-phase channel signal is multiplied by the in-phase channel pseudo noise (PN) code (113), and the orthogonal channel signal is multiplied by the orthogonal channel PN code (114) and summed (115). The signal which has undergone the above process is accumulated and accumulated by the signal of the specified length in the cumulative integrator 116 to which the present invention is applied. The processing of the orthogonal channel signal is performed by multiplying the signal passed through the A / D converter 122 by the inverse inverse channel PN code (123) and adding the inverse channel signal by the orthogonal channel PN code (124) to (125). The cumulative integral value is calculated using the cumulative integrator 126.

도 2는 파이프 라인 구조의 멀티 스텝 가산기를 이용한 멀티 채널 누적 적분기의 블럭도이다. 도시된 바와 같이 멀티 채널의 다중 신호 입력 중 해당 신호를 선택하여 다중화하고 비트단위로 분리하는 입력 신호 다중화수단(200,201,202)이 설치되고, 상기 입력신호 다중화수단(200,201,202)에 의해 비트단위로 다중화된 입력신호와 피드백되는 신호를 비트별로 가산하며, 발생되는 캐리를 다음단으로 전달하여 가산하도록 비트별 가산수단이 다단으로 구비된 파이프 라인 구조의 멀티 스텝 가산수단(210,220,230)이 설치되고, 상기 멀티 스텝 가산수단(210,220,230)으로부터 비트별로 분리되어 누적된 신호를 비트 자리수별로 결합하여 출력하는 출력수단(203,304)이 설치되며, 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적 되지 않았을 경우 역 다중화하여 상기 멀티 스텝 가산수단으로 피드백하여 가산시켜 원하는 만큼의 데이터를 누적 하도록 하는 피드백수단(205,206,207,208,209)이 설치된다.2 is a block diagram of a multi-channel cumulative integrator using a multi-step adder having a pipeline structure. As shown, input signal multiplexing means (200,201, 202) for selecting and multiplexing the corresponding signal among the multiple signal inputs of the multi-channel and separating by bit unit is provided, and the input multiplexed by bit by the input signal multiplexing means (200,201,202) The multi-step addition means 210, 220, 230 of a pipeline structure is provided with a multi-stage addition means for adding the signal and the signal fed back bit by bit and transferring the generated carry to the next stage, and adding the multi-step addition means. Output means (203, 304) are provided for combining and accumulating the accumulated signals separated by bits from the means (210, 220, 230) by bit digits, and demultiplexing when the result of one cumulative addition value is not accumulated by the cumulative integral length. Feedback is added to the step adding means to accumulate as much data as desired. A feedback means (205,206,207,208,209) is provided.

상기 입력신호 다중화 수단(200,201,202)은 멀티 채널의 다중 신호 입력 중 한번에 하나의 채널 신호만을 선택하는 다중화수단(200)과, 상기 다중화수단(200)을 통해 선택되어진 입력신호를 M비트로 부호 확장하는 부호확장 수단(201)과, 상기 M비트로 부호 확장된 신호를 비트별로 분리하기 위한 입력신호 비트 분리 수단(202)을 구비한다.The input signal multiplexing means (200, 201, 202) is a multiplexing means for selecting only one channel signal at a time of the multiple signal input of the multi-channel and the code for sign-extending the input signal selected through the multiplexing means 200 to M bits Expansion means 201 and an input signal bit separation means 202 for separating the signal extended by the M bits bit by bit.

상기 멀티 스텝 가산수단의 비트별 가산수단(210,220,230)은 상기 입력 신호 분리 수단으로부터 입력되는 제 N 번째 비트 데이터와와 피드백되는 N번째 누적 중간 값 비트데이터를 받아 가산하는 가산기(211,235,)와, 모든 비트데이터의 출력동기를 맞추도록 상기 가산기의 출력데이터를 저장하는 기억수단(212, 213, 231, 232, 233, 234,)을 구비한다.Bit-wise addition means (210, 220, 230) of the multi-step addition means is an adder (211, 235,) for receiving the N-th bit data input from the input signal separation means and the N-th accumulated intermediate value bit data fed back; Storage means 212, 213, 231, 232, 233, 234 for storing the output data of the adder so as to synchronize the output of the bit data.

상기 출력수단은 상기 멀티 스텝 가산수단(210,220,230)의 출력 비트데이터를 자리 수 별로 정렬하여 하나의 완전한 가산 결과가 되도록 결합하는 비트결합수단(203)과, 결합된 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적될 경우 누적값을 출력하며, 그렇지 않을 경우 상기 멀티 스텝 가산수단으로 피드백시키기 위한 스위칭수단(204)을 구비한다.The output means includes a bit combining means 203 which combines the output bit data of the multi-step adding means 210, 220, 230 by the number of digits and combines them so as to form a complete addition result, and the result of the combined cumulative addition value is accumulated. A cumulative value is output when accumulated by the integral length, and a switching means 204 for feeding back to the multi-step adding means.

상기 피드백수단은 상기 비트결합수단(203)으로부터 피드백되는 비트결합된 데이터를 받아 역다중화는 역다중화 수단(205)와, 상기 역다중화된 데이터를 받아 누적 중간값으로 저장하는 기억수단(206,207)과, 상기 기억수단에 저장된 누적 중간값을 받아 다중화하는 다중화 수단(208)과, 상기 다중화된 누적 중간값을 상기 멀티 스텝 가산수단(210,220,230)에 입력하기 위해 비트 자리수 별로 분리하는 누적중간값 비트 분리수단(209)을 구비한다.The feedback means receives the bit-combined data fed back from the bit combining means 203, demultiplexes the demultiplexing means 205, and memory means 206 and 207 to receive the demultiplexed data and store the accumulated intermediate value. A multiplexing means 208 for receiving and accumulating the accumulated intermediate value stored in the storage means, and a cumulative intermediate value bit separating means for separating the multiplexed cumulative intermediate value by bit digits to input the multiply accumulating intermediate value into the multi-step addition means 210,220,230. 209 is provided.

멀티 채널 누적 적분기로 입력되는 신호는 K 개의 채널이다. 이러한 K 개의 채널 입력 신호는 다중화 수단(200)에 의하여 한번에 하나의 채널 신호만이 부호 확장 수단(201)으로 입력된다. 부호 확장 수단에 입력된 신호는 M비트로 부호 확장되어 비트 분리 수단(202)으로 입력된다. 비트 분리 수단의 역할은 M비트로 부호 확장된 신호를 멀티 스텝 가산기의 L 개의 가지(210, 220, 230)에 적절한 비트로 분리되어 입력된다. 가산기 수단 1의 동작은 입력 신호 분리 수단(202)에서 입력된 N1비트의 데이터와 누적 중간 값 비트 분리 수단(209)의 출력의 N1비트의 데이터가 가산기 수단(211)에서 가산되어진다. 이때 가산기 가지 1(210)의 가산기 수단(211)에서 발생한 캐리는 가산기 가지2(220)에 전달되어 가산기 가지 2(220)의 가산기 수단에 의하여 가산되어진다. 가산기 가지 1(210)의 가산기 수단(211)의 출력은 다른 가산기 가지의 출력과 동기가 유지 되도록 기억 수단에 의하여 저장되어있다가 출력된다. 즉 만일 전체 가산기 가지가 L개이라고 가정하면 첫 번째 가산기 가지의 가산기 수단의 출력은 L-1개의 기억 수단에 의하여 L-1 스텝 지연된 후 출력되어야 나머지 L-1개의 가산기 가지의 출력과 동기가 유지된다. L 번째 가산기 가지(230)의 동작은 입력 신호 비트 분리 수단의 NL 비트 출력을 기억 수단(231, 233)을 이용하여 L-1스텝 지연 시키고 동시에 누적 중간 값 비트 분리 수단의 NL 비트의 출력을 기억 수단(232,234)을 이용하여 L-1스텝 지연 시킨다. 이와 같이 지연된 입력 데이터와 중간 값 저장 수단의 출력 값을 가산기 수단(235)을 이용하여 가산한 후 비트 결합 수단으로 출력(203)한다. 비트 결합 수단에서는 각 가산기 가지의 출력을 자리 수 별로 정렬하여 하나의 완전하 가산 결과가 되도록 결합한다. 이와 같이 결합된 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적 되지 않았다면 역 다중화 수단(205)에 의하여 자신의 누적 중간 값 기억 수단(206, 207)에 저장되어 진다. 만일 누적 가산기의 누적 적분 길이가 원하는 만큼의 데이터를 누적 하였다면 스위치 수단(204)에 의하여 출력으로 전환되어진다. 이때 누적 중간 값 저장 수단의 내용은 모두 '0'의 값으로 초기화된다.The signal input to the multi-channel cumulative integrator is K channels. In this K channel input signal, only one channel signal is input to the code extension means 201 by the multiplexing means 200 at a time. The signal input to the sign expansion means is sign extended to M bits and input to the bit separation means 202. The role of the bit separation means is input by dividing the signal extended by M bits into the appropriate bits to the L branches 210, 220, 230 of the multi-step adder. In the operation of the adder means 1, the N1-bit data input from the input signal separation means 202 and the N1-bit data of the output of the accumulated intermediate value bit separation means 209 are added in the adder means 211. At this time, the carry generated in the adder means 211 of the adder branch 1 210 is transferred to the adder branch 2 220 and added by the adder means of the adder branch 2 220. The output of the adder means 211 of the adder branch 1 210 is stored by the storage means so as to be kept synchronized with the output of the other adder branch and then output. In other words, if the total number of adder branches is L, the output of the adder means of the first adder branch must be output after the L-1 step is delayed by the L-1 storage means, and the output of the remaining L-1 adder branches is kept in sync. do. The operation of the L-th adder branch 230 delays the NL bit output of the input signal bit separating means by L-1 steps using the storage means 231 and 233 and simultaneously stores the output of the NL bit of the cumulative intermediate value bit separating means. The L-1 step is delayed using the means 232,234. The delayed input data and the output value of the intermediate value storing means are added using the adder means 235 and then output 203 to the bit combining means. In the bit combining means, the outputs of each adder branch are sorted by the number of digits and combined so as to produce one complete addition result. If the result of one cumulative addition value combined in this way is not accumulated by the cumulative integration length, it is stored by the demultiplexing means 205 in its cumulative intermediate value storage means 206 and 207. If the cumulative integral length of the cumulative adder accumulates as much data as desired, it is switched to the output by the switch means 204. At this time, the contents of the accumulated intermediate value storing means are all initialized to the value of '0'.

본 발명에 의하면, 누적 적분기 장치에 사용되는 누적 적분기를 구현 할 때 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 누적 적분기를 사용한다. 이러한 고속의 누적 적분기는 하나의 누적 적분기로 여러 채널의 신호에 대한 누적 적분 값을 계산할 수 있으므로 누적 적분기 장치를 구현하는데 하드웨어 자원을 절약하는 효과가 있다.According to the present invention, a cumulative integrator using a multi-step cumulative adder having a pipeline structure is used when implementing the cumulative integrator used in the accumulator. This high-speed cumulative integrator can calculate the cumulative integral value for signals of multiple channels with one cumulative integrator, thereby saving hardware resources in implementing the cumulative integrator device.

Claims (5)

CDMA시스템의 신호 동기 획득 장치 구현에 사용하는 누적 적분기에 있어서,In the cumulative integrator used to implement the signal synchronization acquisition device of the CDMA system, 멀티 채널의 다중 신호 입력 중 해당 신호를 선택하여 다중화하고 비트단위로 분리하는 입력 신호 다중화수단과;Input signal multiplexing means for selecting and multiplexing a corresponding signal among the multiple signal inputs of the multi-channels and separating the signals in bit units; 상기 입력신호 다중화수단에 의해 비트단위로 다중화된 입력신호와 피드백되는 신호를 비트별로 가산하며, 발생되는 캐리를 다음단으로 전달하여 가산하도록 비트별 가산수단이 다단으로 구비된 파이프 라인 구조의 멀티 스텝 가산수단과;The multi-step of the pipeline structure in which the input signal multiplexed by the input signal multiplexing means and the signal fed back are added bit by bit, and the bit-by-bit addition means is provided in multiple stages so as to transfer the generated carry to the next stage. Adding means; 상기 멀티 스텝 가산수단으로부터 비트별로 분리되어 누적된 신호를 비트 자리수별로 결합하여 출력하는 출력수단과;Output means for combining and accumulating the accumulated signals separated by bits from the multi-step addition means for each bit digit; 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적 되지 않았을 경우 역 다중화하여 상기 멀티 스텝 가산수단으로 피드백하여 가산시켜 원하는 만큼의 데이터를 누적 하도록 하는 피드백수단으로 구성되어,When the result of one cumulative addition value is not accumulated by the cumulative integral length, it is composed of feedback means to accumulate as much data as desired by adding back by multiplexing and feeding back to the multi-step addition means. 멀티 채널의 신호에 대한 누적적분값을 계산하는 것을 특징으로 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기.A multi-channel cumulative integrator using a multi-step cumulative adder having a pipelined structure, characterized by calculating a cumulative integral value for a multi-channel signal. 제 1 항에 있어서,The method of claim 1, 상기 입력신호 다중화 수단은,The input signal multiplexing means, 멀티 채널의 다중 신호 입력 중 한번에 하나의 채널 신호만을 선택하는 다중화수단과;Multiplexing means for selecting only one channel signal at a time among the multiple signal inputs of the multi-channel; 상기 다중화수단을 통해 선택되어진 입력신호를 M비트로 부호 확장하는 부호확장 수단과;Code extending means for sign-extending the input signal selected by the multiplexing means into M bits; 상기 M비트로 부호 확장된 신호를 비트별로 분리하기 위한 입력신호 비트 분리 수단으로 구성된 것을 특징으로 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기.The multi-channel cumulative integrator using a pipelined multi-step cumulative adder, characterized in that the input signal bit separating means for separating the signal extended by the M bit by bit. 제 1 항에 있어서,The method of claim 1, 상기 멀티 스텝 가산수단의 비트별 가산수단은,Bit-wise addition means of the multi-step addition means, 상기 입력 신호 분리 수단으로부터 입력되는 제 N 번째 비트 데이터와와 피드백되는 N번째 누적 중간 값 비트데이터를 받아 가산하는 가산기와;An adder for receiving and adding the N-th bit data input from the input signal separating means and the N-th accumulated intermediate value bit data fed back; 모든 비트데이터의 출력동기를 맞추도록 상기 가산기의 출력데이터를 저장하는 기억수단으로 구성된 것을 특징으로 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기.A multi-channel cumulative integrator using a pipelined multi-step cumulative adder, characterized in that it comprises storage means for storing the output data of the adder to match the output synchronization of all the bit data. 제 1 항에 있어서,The method of claim 1, 상기 출력수단은,The output means, 상기 멀티 스텝 가산수단의 출력 비트데이터를 자리 수 별로 정렬하여 하나의 완전한 가산 결과가 되도록 결합하는 비트결합수단과;Bit combining means for arranging the output bit data of the multi-step adding means by the number of digits so as to form one complete addition result; 결합된 하나의 누적 가산 값의 결과가 누적 적분 길이 만큼 누적될 경우 누적값을 출력하며, 그렇지 않을 경우 상기 멀티 스텝 가산수단으로 피드백시키기 위한 스위칭수단으로 구성된 것을 특징으로 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기.If the result of the combined cumulative addition value accumulates by the cumulative integral length, the cumulative value is output. Otherwise, the multi-step accumulation of the pipeline structure comprises a switching means for feeding back the multi-step adding means. Multichannel cumulative integrator with adder. 제 1 항에 있어서,The method of claim 1, 상기 피드백수단은,The feedback means, 상기 출력수단으로부터 피드백되는 비트결합된 데이터를 받아 역다중화는 역다중화 수단과;Demultiplexing means for receiving the bit-combined data fed back from the output means; 상기 역다중화된 데이터를 받아 누적 중간값으로 저장하는 기억수단과;Storage means for receiving the demultiplexed data and storing it as a cumulative intermediate value; 상기 기억수단에 저장된 누적 중간값을 받아 다중화하는 다중화 수단과;Multiplexing means for receiving and accumulating the accumulated intermediate values stored in the storage means; 상기 다중화된 누적 중간값을 상기 멀티 스텝 가산수단에 입력하기 위해 비트 자리수 별로 분리하는 누적중간값 비트 분리수단으로 구성된 것을 특징으로 하는 파이프 라인 구조의 멀티 스텝 누적 가산기를 사용한 멀티 채널 누적 적분기.A multi-channel cumulative integrator using a multi-step cumulative adder having a pipelined structure, characterized in that it comprises a cumulative intermediate value bit separating means for dividing the multiplexed cumulative intermediate value into the multi-step adding means by bit digits.
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KR102603176B1 (en) 2023-06-06 2023-11-15 김환배 Rotating tray for storage room that can be drawn out in a straight line

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