KR19990047027A - Delay Fin and Variable Frequency Ring Oscillator - Google Patents

Delay Fin and Variable Frequency Ring Oscillator Download PDF

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Abstract

본 발명은 전원 잡음특성이 우수하고 저전압 동작 특성을 갖는 완전 차동구조의 딜레이 셀 및 이러한 딜레이 셀을 이용한 가변주파수 발진회로에 관한 것이다.The present invention relates to a delay cell of a fully differential structure having excellent power supply noise characteristics and low voltage operating characteristics, and a variable frequency oscillation circuit using the delay cell.

본 발명의 특징은 제1,2 게이트 입력(Vin+,Vin-)과 제1,2 드레인 출력(Vout-,Vout+)을 각각 가지는 제1,2 NMOS 트랜지스터(M1,M2)와, 상기 제1,2 NMOS 트랜지스터(M1,M2)의 각 출력에 대해 교차접속되어 차동 래치 구조를 형성하는 제1,2 PMOS 트랜지스터(M3,M4)와, 상기 1,2 PMOS 트랜지스터(M3,M4)의 최대 게이트 전압을 조절하는 것을 통하여 입력에 대한 출력의 지연시간을 조절하는 기능의 제3,4 NMOS 트랜지스터(M5,M6)로 구성되는 완전 차동 구조의 딜레이 셀과, 이러한 딜레이 셀들을 결합시켜 스큐드 신호패스를 형성하는 것으로 발진회로를 구성할 때, 각 셀의 트랜지스터(M5,M6)의 입력 제어전압(Vcont)을 변화시켜 스큐드 딜레이 회로의 딜레이를 변화시킴으로써 출력 발진주파수를 변화시킬 수 있도록 한 가변주파수 발진회로에 있다.Features of the present invention include first and second NMOS transistors M1 and M2 having first and second gate inputs Vin + and Vin− and first and second drain outputs Vout− and Vout +, respectively. First and second PMOS transistors M3 and M4 cross-connected to the respective outputs of the 2 NMOS transistors M1 and M2 to form a differential latch structure, and the maximum gate voltages of the 1,2 PMOS transistors M3 and M4. The delay cell of the third and fourth NMOS transistors M5 and M6 having the function of adjusting the delay time of the output to the input through controlling the delay signal and the delay cells are combined to form a skew signal path. When the oscillation circuit is formed, the variable frequency oscillation is made so that the output oscillation frequency can be changed by changing the delay of the skew delay circuit by changing the input control voltage Vcont of the transistors M5 and M6 of each cell. Is in the circuit.

Description

딜레이 셀 및 이를 이용한 가변주파수 링 발진회로Delay Cell and Variable Frequency Ring Oscillator Using the Same

본 발명은 전원 잡음특성이 우수하고 저전압 동작 특성을 갖는 완전 차동구조의 딜레이 셀 및 이러한 딜레이 셀을 이용한 가변주파수 링 발진회로에 관한 것이다.The present invention relates to a delay cell of a fully differential structure having excellent power supply noise characteristics and low voltage operating characteristics, and a variable frequency ring oscillation circuit using the delay cell.

일반적으로 링 발진회로는 딜레이 셀 체인을 이용하여 구성하게 되는데, 그 동작 주파수는 1/딜레이 타임으로 결정된다.In general, a ring oscillator circuit is configured using a delay cell chain, and its operating frequency is determined by 1 / delay time.

발진기의 동작주파수는 딜레이 타임 및 그 단의 수에 의해 제한되게 됨을 알 수 있다. 따라서 딜레이 셀의 딜레이 타임이 더 이상 작아지지 않으면 동작 주파수를 증가시킬 수 없기 때문에 높은 주파수의 출력을 얻기 위해서는 딜레이 타임이 적은 딜레이 셀의 개발이 요구된다.It can be seen that the operating frequency of the oscillator is limited by the delay time and the number of stages. Therefore, if the delay time of the delay cell is no longer small, the operating frequency cannot be increased. Therefore, in order to obtain a high frequency output, it is necessary to develop a delay cell having a small delay time.

그러나 가장 간단한 딜레이구조인 인버터라 할지라도 그 디바이스의 제조공정상 딜레이 타임의 생성을 피할수 없다.However, even the inverter, which is the simplest delay structure, cannot generate delay time in the manufacturing process of the device.

이에 따라 발진회로용 셀의 제조공정상의 한계를 극복하면서 링 발진기의 주파수를 향상시킨 발전된 발진회로의 구조인 스큐드 딜레이 링 발진기(skewed delay ring oscillator)가 제안된 바 있다.Accordingly, a skewed delay ring oscillator has been proposed, which is a structure of an advanced oscillator circuit that improves the frequency of a ring oscillator while overcoming the limitations of the cell manufacturing process of the oscillator circuit.

이 스큐드 딜레이 링 발진기는 인버터의 속도를 결정하는 PMOS 의 게이트단에 바로 앞단의 출력이 아닌 그 이전 단의 출력이 인가되게 연결함으로써 같은 단수에서 기존의 방식에서보다 큰 속도의 향상효과를 얻을 수 있게 되었다.This skew delay ring oscillator connects the output of the previous stage instead of the output of the previous stage to the gate of the PMOS that determines the speed of the inverter. It became.

그러나 이러한 스큐드 딜레이 링 발진기는 싱글 엔디드 구조를 가지기 때문에 전원잡음에 대해 취약한 특성을 가지게 되며, 또한 발진 주파수를 변화시켜줄 수 없다는 단점을 가지고 있다.However, since the skew delay ring oscillator has a single-ended structure, the skew delay ring oscillator has a weak characteristic against power noise, and has a disadvantage in that it cannot change the oscillation frequency.

본 발명의 목적은 전원 잡음특성이 우수하고 저전압 동작 특성을 갖는 완전 차동구조의 가변 딜레이 셀과 이러한 딜레이 셀을 이용하여 제작될 수 있는 주파수 가변이 가능한 링 발진회로를 제공하는데 있다.An object of the present invention is to provide a variable delay cell of a fully differential structure having excellent power supply noise characteristics and low voltage operating characteristics, and a ring oscillation circuit capable of varying frequency that can be manufactured using such a delay cell.

본 발명의 특징은 제1,2 게이트 입력과 제1,2 드레인 출력을 각각 가지는 제1,2 NMOS 트랜지스터와, 상기 제1,2 NMOS 트랜지스터의 각 출력에 대해 교차접속되어 차동 래치 구조를 형성하는 제1,2 PMOS 트랜지스터와, 상기 1,2 PMOS 트랜지스터의 최대 게이트 전압을 조절하는 것을 입력에 대한 출력의 지연시간을 조절하기 위해 크로스 패스 형태로 설치되며 게이트측에 제어전압이 공통으로 인가되는 제3,4 NMOS 트랜지스터로 구성되는 완전 차동 딜레이 셀과, 이러한 셀을 이용하여 구성되는 고속 링 발진회로에 있다.A feature of the present invention is that the first and second NMOS transistors having first and second gate inputs and first and second drain outputs, respectively, are cross-connected to each output of the first and second NMOS transistors to form a differential latch structure. Adjusting the first and second PMOS transistors, and the maximum gate voltage of the 1,2 PMOS transistors are provided in the form of a cross pass to adjust the delay time of the output to the input and the control voltage is commonly applied to the gate side. Fully differential delay cells composed of 3,4 NMOS transistors, and high speed ring oscillation circuits constructed using such cells.

도 1은 본 발명에 따른 딜레이 셀의 회로 구성도이다.1 is a circuit diagram of a delay cell according to the present invention.

도 2는 본 발명에 따른 딜레이 셀의 동작과정을 나타내는 회로 구성도이다.2 is a circuit diagram illustrating an operation process of a delay cell according to the present invention.

도 3은 본 발명에 따른 딜레이 셀을 이용한 가변주파수 링 발진회로의 구성도이다.3 is a block diagram of a variable frequency ring oscillation circuit using a delay cell according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

M1-M6 : MOS 트랜지스터Vcont : 제어전압M1-M6: MOS transistor Vcont: Control voltage

Vin : 입력신호Vout : 출력신호Vin: Input signal Vout: Output signal

DS : 딜레이 셀DS: Delay Cell

첨부한 도면을 참고로하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 딜레이 셀의 회로구성도이다. 여기에서 참조되는 바와 같이, 제1,2 NMOS 발진 출력 트랜지스터(M1,M2)의 각 게이트 측에는 제1,2 입력신호(Vin+,Vin-)가 각각 인가되게 구성하고, 상기 제1,2 NMOS 발진 출력 트랜지스터(M1,M2)의 드레인 측에서는 제1,2출력신호(Vout-,Vout+)발생되게 구성한다.1 is a circuit configuration diagram of a delay cell of the present invention. As referred to herein, the first and second NMOS oscillation output transistors M1 and M2 are configured such that the first and second input signals Vin + and Vin- are respectively applied to the gate side, and the first and second NMOS oscillations are applied. The first and second output signals Vout- and Vout + are generated on the drain side of the output transistors M1 and M2.

상기 제1,2 NMOS 발진 출력 트랜지스터(M1,M2)의 각 출력에 대해 교차접속되어 차동 래치 구조를 형성하도록 제1,2 PMOS 트랜지스터(M3,M4)를 구성하고, 상기 제1,2 PMOS 트랜지스터(M3,M4)의 최대 게이트 전압을 조절하는 것을 통하여 입력에 대한 출력의 지연시간을 조절하기 위해 크로스 패스 형태로 제3,4 NMOS 트랜지스터(M5,M6)를 설치하고, 제3,4 NMOS 트랜지스터(M5,M6)의 게이트 측에는 제어전압이(Vcont)이 공통으로 인가되게 구성한다.First and second PMOS transistors M3 and M4 are configured to cross-connect to each output of the first and second NMOS oscillation output transistors M1 and M2 to form a differential latch structure, and the first and second PMOS transistors. The third and fourth NMOS transistors M5 and M6 are provided in a cross-pass form to adjust the delay time of the output to the input by adjusting the maximum gate voltage of the M3 and M4, and the third and fourth NMOS transistors. The control voltage Vcont is commonly applied to the gate side of the M5 and M6.

상기 제어전압(Vcont)의 변화는 제3,4 NMOS 트랜지스터(M5,M6)의 저항 값을 가변시켜 제1,2 PMOS 트랜지스터(M3,M4)게이팅 시간을 조절하게 되며, 이들 PMOS 트랜지스터(M3,M4)에는 도 3에서 참고되는 바와 같이, 스큐드 딜레이 신호를 입력하기 위한 제3,4 PMOS 트랜지스터(M7,M8)를 설치할 수 있다.The control voltage Vcont changes the resistance values of the third and fourth NMOS transistors M5 and M6 to control the gating time of the first and second PMOS transistors M3 and M4. As illustrated in FIG. 3, M4) may include third and fourth PMOS transistors M7 and M8 for inputting a skew delay signal.

이러한 구성의 딜레이 셀의 동작과정을 살펴보면, 도 2에서 보이고 있는 것처럼, 제2출력신호(Vout+)가 0V에서 Vdd로 천이를 할 때, 제4 NMOS 트랜지스터(M6)는 제2출력신호(Vout+)가 Vcont-Vth가 되는 시점까지만 턴온되어 있기 때문에 제1 PMOS 트랜지스터(M3)의 게이트는 Vcont-Vth로 충전된다.Looking at the operation of the delay cell of this configuration, as shown in Figure 2, when the second output signal (Vout +) transitions from 0V to Vdd, the fourth NMOS transistor (M6) is the second output signal (Vout +). The gate of the first PMOS transistor M3 is charged to Vcont-Vth because it is only turned on until Vcont-Vth becomes.

이렇게 충전된 전하는 제2출력신호(Vout+)가 Vdd에서 0V로 떨어질 때, 다시 제4 NMOS 트랜지스터(M6)를 통해 방전되는데 PMOS 트랜지스터(M3)의 게이트 전압이 높을수록 방전되는 시간이 길어지게 되기 때문에 게이트측 제어전압(Vcont)이 높을수록 딜레이 셀의 딜레이는 커지게 된다.The charged charge is then discharged through the fourth NMOS transistor M6 when the second output signal Vout + drops from Vdd to 0V. As the gate voltage of the PMOS transistor M3 increases, the discharge time increases. The higher the gate side control voltage Vcont, the greater the delay of the delay cell.

이때 PMOS트랜지스터의 게이트에 충전된 전하가 방전되는 속도는 NMOS트랜지스터의 게이트측 제어전압(Vcont)에 대해 비례관계를 가지고 있기 때문에 딜레이 타임대 제어전압 사이의 관계가 우수한 선형 특성을 가지게 된다.At this time, the rate at which the charge charged in the gate of the PMOS transistor is discharged is proportional to the gate-side control voltage (Vcont) of the NMOS transistor, so the relationship between the delay time and the control voltage has excellent linear characteristics.

즉, 제3,4 NMOS 트랜지스터(M5,M6)의 기능은 주파수 가변용 으로써 이들 NMOS 트랜지스터의 게이트 제어전압에 따른 저항값 변화는 제1,2 PMOS 트랜지스터(M3,M4)의 각 게이트 전압변화를 가져오게 되고, 이에 따라 딜레이 타임이 변화하여 결국 링 발진회로의 출력 주파수를 가변시킬 수 있게 되는 것이다.That is, the function of the third and fourth NMOS transistors M5 and M6 is to change the frequency, and the change in resistance value according to the gate control voltage of these NMOS transistors changes the respective gate voltage changes of the first and second PMOS transistors M3 and M4. As a result, the delay time changes, and thus the output frequency of the ring oscillator circuit can be changed.

또한 딜레이 셀은 기본적으로 단순한 인버터를 차동구조로 구현한 것이기 때문에 구조의 간략화와 고속의 출력신호의 스윙이 0V에서 Vdd 까지 풀 스윙하게 되므로, 레벨 시프터와 같이 신호변환을 위한 별도의 보조 수단없이 바로 디지털 회로의 입력으로 이용할 수 있다.In addition, since the delay cell basically implements a simple inverter in a differential structure, the structure is simplified and the swing of the high-speed output signal is full swing from 0V to Vdd. Therefore, without a separate auxiliary means for signal conversion such as a level shifter, It can be used as an input to a digital circuit.

도 3은 상기한 딜레이 셀을 이용한 링 발진회로의 구성을 보이고 있다.3 shows a configuration of a ring oscillation circuit using the delay cell described above.

여기에서 참고되는 바와 같이, 링 발진회로는 두가지 종류의 신호 패스를가지고 있는데, 그 하나는 바로 전단의 출력신호를 다음단의 입력이 되도록 연결하고 최종적으로 종단의 출력을 바꾸어서 입력하는 노멀 딜레이 패스이고, 다른 하나는 두단 앞의 출력신호를 현재단의 PMOS 트랜지스터의 부하에 연결하는 스큐드 딜레이 패스이다.As referred to here, the ring oscillator circuit has two kinds of signal paths, one of which is a normal delay path that connects the output signal of the front end to the next input and finally changes the output of the end. The other is a skew delay pass that connects the output signal of the two stages to the load of the PMOS transistor of the current stage.

구체적으로 살펴보면, 다수의 완전 차동 딜레이 셀을 이용한 주파수 가변 특성의 링 발진회로는 초단 딜레이 셀의 제1,2 입력(Vin+,Vin-)으로써 종단 딜레이 셀의 제1,2출력(Vout-,Vout+)을 서로 엇갈려 입력되게 하고 나머지는 전단의 출력이 바로 다음단의 입력이 되게 하는 노멀 신호패스를 형성하고, 각 딜레이 셀의 제1,2 입력을 제외한 다른입력(Vin'+,Vin'-)측으로는 자신의 전전단의 각 출력이 입력되게 하는 스큐드 신호패스를 형성하여 차동 입력 트랜지스터에 인가되는 신호의 크기를 변형함으로써 셀의 딜레이 변경에 따른 주파수 변경 및 고속의 발진 출력이 얻어지게 하고 있다.Specifically, the ring oscillation circuit having a variable frequency characteristic using a plurality of fully differential delay cells is the first and second inputs (Vin +, Vin-) of the first delay cell and the first and second outputs (Vout-, Vout +) of the termination delay cell. ) And the other signal (Vin '+, Vin'-) except for the first and second inputs of each delay cell to form a normal signal path with the inputs crossed to each other and the output of the front end being the input of the next stage. On the side, a skew signal path is formed to allow each output of its front end to be input, and the magnitude of the signal applied to the differential input transistor is modified to obtain a frequency change and a high speed oscillation output according to a cell delay change. .

즉, 발진회로를 구성할 때, 각 셀의 트랜지스터(M5,M6)의 게이트 측에 입력되는 제어전압(Vcont)의 크기를 변화시켜 스큐드 딜레이 회로의 딜레이를 변화시켜 줌으로써 출력 발진주파수를 변경시킬 수 있도록 하고 있고, 또한 상기 스큐 딜레이 패스에 의해서는 상대적으로 NMOS 트랜지스터보다 속도가 느린 PMOS 트랜지스터에 NMOS 트랜지스터의 입력신호보다 조금 빠른 신호로 PMOS트랜지스터에 전달되게 함으로써, PMOS 트랜지스터의 스위칭 시간을 줄일 수 있게 하여 전체적인 동작속도를 높일 수 있도록 하고 있다.That is, when configuring the oscillation circuit, the output oscillation frequency can be changed by changing the magnitude of the control voltage Vcont input to the gate side of the transistors M5 and M6 of each cell to change the delay of the skew delay circuit. In addition, the skew delay pass allows a PMOS transistor that is relatively slower than an NMOS transistor to be transmitted to the PMOS transistor as a signal slightly faster than the input signal of the NMOS transistor, thereby reducing the switching time of the PMOS transistor. To increase the overall operating speed.

한편 상기의 스큐드 딜레이 패스와 병행하여 노멀 딜레이 패스를 설치하고 있는 이유는 상대적으로 저속인 노멀 딜레이 패스와 고속인 스큐드 딜레이 패스를 이용하여 발진회로의 동작 주파수 범위를 넓히고 적절한 전압제어 발진 이득을 유지 할수 있게 되기 때문이다.On the other hand, the reason why the normal delay path is installed in parallel with the above-described skew delay pass is to use the relatively low normal delay path and the high speed skew delay path to widen the operating frequency range of the oscillation circuit and obtain an appropriate voltage controlled oscillation gain. Because you can maintain.

이러한 이중 패스를 갖는 주파수 가변 링 발진회로는 앞서 기술한 딜레이 셀의 PMOS 트랜지스터 부하로써, 도 3의 확대부분과 같이 제1,2 PMOS 트랜지스터(M3,M4)에 각각 차동입력을 위한 제3,4 PMOS 트랜지스터(M7,M8)을 대응 결합시키고 이들중 하나는 스큐드신호를 받도록 하고 다른 하나는 앞단의 노멀 신호를 받도록 하는 것을 통하여 구현한다.The frequency variable ring oscillator having such a double pass is a PMOS transistor load of the delay cell described above, and as shown in the enlarged portion of FIG. 3, the third and fourth P1 transistors M3 and M4 are respectively used for differential input. The PMOS transistors M7 and M8 are correspondingly coupled and one of them receives a skew signal and the other receives a normal signal of the preceding stage.

또한 상기 제1,2 PMOS 트랜지스터(M3,M4)에 각각 제3,4 PMOS 트랜지스터(M7,M8)을 대응 결합시키는 것 외에 제5,6 PMOS 트랜지스터, 제7,8 PMOS 트랜지스터와 같이 다수의 입력회로 추가 설치하여 멀티 차동입력 형태로 구성할 수도 있다.In addition to coupling the third and fourth PMOS transistors M7 and M8 to the first and second PMOS transistors M3 and M4, respectively, a plurality of inputs such as the fifth and sixth PMOS transistors and the seventh and eighth PMOS transistors may be used. Additional circuits can be installed to form multi-differential inputs.

이상에서 설명한 바와 같은 본 발명의 완전 차동 딜레이 셀은 구조의 간략화를 통해 속도 향상이 이루어지게 되며 출력신호의 풀 스윙을 얻을 수 있어 레벨 시프터와 같은 별도의 신호처리장치 없이 그대로 디지털 회로에 이용할 수 있는 특유의 효과가 나타나게 된다.As described above, the fully differential delay cell of the present invention can be improved in speed by simplifying the structure and can obtain a full swing of the output signal, which can be used as it is in a digital circuit without a separate signal processing device such as a level shifter. Unique effects will be seen.

또한 이러한 딜레이 셀을 이용하여 링 발진회로를 구성하게 되는 경우 고속의 발진출력을 얻을 수 있게 되며 향상된 전원잡음 특성과 양호한 동작 주파수 특성을 얻을 수 있다.In addition, when the ring oscillation circuit is configured using the delay cell, a high speed oscillation output can be obtained, and improved power noise and good operating frequency characteristics can be obtained.

Claims (3)

발진회로용 딜레이 셀에 있어서, 제1,2 게이트 입력(Vin+,Vin-)과 제1,2 드레인 출력(Vout-,Vout+)을 각각 가지는 제1,2 트랜지스터(M1,M2)와, 상기 제1,2 발진 출력 트랜지스터(M1,M2)의 각 출력에 대해 교차접속되어 차동 래치 구조를 형성하도록 구성된 제1,2 트랜지스터(M3,M4)와, 입력에 대한 출력의 지연시간을 조절하기 위해 상기 제1,2 트랜지스터(M3,M4)의 게이트에 크로스 결합되어 각 게이트측의 공통 제어전압이 (Vcont)의 크기에 따라 저항값을 달리하게 되는 제3,4 트랜지스터(M5,M6)를 포함하는 것을 특징으로 하는 주파수가변 발진회로용 딜레이 셀.A delay cell for an oscillation circuit, comprising: first and second transistors M1 and M2 having first and second gate inputs Vin + and Vin− and first and second drain outputs Vout− and Vout +, respectively; The first and second transistors M3 and M4, which are cross-connected to each of the outputs of the first and second oscillation output transistors M1 and M2 to form a differential latch structure, and to adjust the delay time of the output to the input. And third and fourth transistors M5 and M6 which are cross-coupled to the gates of the first and second transistors M3 and M4 so that the common control voltage of each gate side varies in resistance value according to the magnitude of Vcont. Delay cell for a frequency variable oscillation circuit, characterized in that. 제1항에 있어서, 상기 제1,2 트랜지스터(M3,M4)에 대응시켜 각각 스큐드 딜렝 신호를 입력하기 위한 제3,4 트랜지스터(M7,M8) 또는 그 이상의 트랜지스터를 설치하는 것으로 2입력 또는 그 이상의 멀티 스큐드 입력 차동회로를 구성한 것을 특징으로 하는 주파수가변 발진회로용 딜레이 셀.The method of claim 1, wherein the third and fourth transistors M7 and M8 or more transistors for inputting a skew delay signal are respectively provided corresponding to the first and second transistors M3 and M4. A delay cell for a frequency variable oscillation circuit comprising a multi-skew input differential circuit. 다수의 차동 딜레이 셀을 이용한 링 발진회로에 있어서, 초단의 딜레이 셀의 제1,2입력(Vin+,Vin-)으로써 종단 딜레이 셀의 제1,2출력(Vout-,Vout+)을 서로 엇갈려 인가되게 하고 나머지 셀들의 입력은 전단의 출력이 바로 다음단에 입력으로 인가되게 하여 노멀 신호패스를 형성하고, 각 딜레이 셀의 제1,2 입력을 제외한 다른입력(Vin'+,Vin'-)측으로는 자신의 전전단의 각 출력이 인가되게 하여 스큐드 신호패스를 형성하는 것으로 발진회로를 구성할 때, 각 셀의 트랜지스터(M5,M6)의 입력 제어전압(Vcont)을 변화시켜 스큐드 딜레이 회로의 딜레이를 변화시킴으로써 출력 발진주파수를 변화시키는 것을 특징으로 하는 가변주파수 발진회로.In a ring oscillation circuit using a plurality of differential delay cells, the first and second outputs (Vin +, Vin +) of the delay cells of the first stage are alternately applied to the first and second outputs (Vout-, Vout +) of the terminal delay cells. The input of the remaining cells is applied to the output of the previous stage as an input to form a normal signal path, and to other inputs (Vin '+, Vin'-) except for the first and second inputs of each delay cell. When the oscillation circuit is configured by forming a skew signal path by applying each output of its front end, the input control voltage Vcont of the transistors M5 and M6 of each cell is changed to A variable frequency oscillation circuit characterized by changing the output oscillation frequency by changing the delay.
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* Cited by examiner, † Cited by third party
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KR100360626B1 (en) * 2000-12-19 2002-11-13 (주)메이드 테크놀러지 Delay cell and voltage controlled oscillator using the same
KR100714586B1 (en) * 2005-08-03 2007-05-07 삼성전기주식회사 Voltage controlled oscillator with duty correction

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7005930B1 (en) 2001-11-14 2006-02-28 Berkana Wireless, Inc. Synchronously coupled oscillator
US6900699B1 (en) 2001-11-14 2005-05-31 Berkana Wireless, Inc. Phase synchronous multiple LC tank oscillator
US6724267B2 (en) 2001-11-14 2004-04-20 Berkana Wireless, Inc. Voltage controlled oscillator

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360626B1 (en) * 2000-12-19 2002-11-13 (주)메이드 테크놀러지 Delay cell and voltage controlled oscillator using the same
KR100714586B1 (en) * 2005-08-03 2007-05-07 삼성전기주식회사 Voltage controlled oscillator with duty correction
US7515004B2 (en) 2005-08-03 2009-04-07 Samsung Electro-Mechanics Co., Ltd. Voltage controlled oscillator with duty correction

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