KR19990038109A - Burst Counter and Synchronous DRAM Using the Burst Counter - Google Patents
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Abstract
버스트 길이가 2 이상일 경우에도 버스트 길이가 1인 경우와 동일한 증가 순서를 갖는 칼럼 어드레스를 발생시킬 수 있는 버스트 카운터와 이를 이용한 싱크로너스 디램이 개시된다. 상기 버스트 카운터는, 버스트 동작시 외부에서 인가되는 싱크로너스 디램의 첫 칼럼 어드레스 이후의 다음 칼럼 어드레스들을 순차적으로 발생하는 어드레스 발생부와, 외부에서 인가되는 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때는 상기 어드레스 발생부의 출력비트들을 상기 칼럼 어드레스로 출력시키고, 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때는 상기 어드레스 발생부의 출력비트들중 최하위 비트(LSB)를 상기 칼럼 어드레스의 최상위 비트(MSB)로 출력시키며 상기 어드레스 발생부의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최하위 비트로 출력시키는 어드레스 변환부를 구비하는 것을 특징으로 한다. 따라서 상기 버스트 카운터를 포함하는 싱크로너스 디램에서는, 테스트시 칩 외부에서 칼럼 어드레스 스크램블을 사용함으로써 버스트 길이가 다른 경우에도 동일한 증가 순서를 갖는 칼럼 어드레스가 발생되므로, 동일한 위치에 불량셀이 있을 경우 버스트 길이가 다른 경우에도 불량셀을 지정하는 어드레스가 동일하게 된다. 이에 따라 불량율을 감소시킬 수 있는 장점이 있다.Even if the burst length is 2 or more, a burst counter capable of generating column addresses having the same incremental order as that of the burst length 1 and a synchronous DRAM using the same are disclosed. The burst counter may include an address generator that sequentially generates the next column addresses after the first column address of an externally applied synchronous DRAM during a burst operation, and the address when the externally applied column address scramble enable signal is non-active. The output bits of the generator are output to the column address, and when the column address scramble enable signal is activated, the least significant bit LSB of the output bits of the address generator is output as the most significant bit MSB of the column address. And an address translator configured to output the most significant bit of the output bits of the address generator as the least significant bit of the column address. Therefore, in the synchronous DRAM including the burst counter, a column address having the same incremental order is generated even when the burst length is different by using the column address scramble outside the chip during the test. In other cases, the address for designating the defective cell is the same. Accordingly, there is an advantage that can reduce the defective rate.
Description
본 발명은 싱크로너스 디램(Synchronous DRAM)에 관한 것으로, 특히 싱크로너스 디램의 버스트 카운터(Burst Counter)에 관한 것이다.The present invention relates to a synchronous DRAM, and more particularly to a burst counter of a synchronous DRAM.
반도체 메모리장치, 특히 디램(DRAM)은 고속화를 끊임없이 추구하고 있으며 이에 따라 등장한 것이 싱크로너스 디램(Synchronous DRAM)이다. 싱크로너스 디램은 칩 외부의 씨스템 클락에 동기되어 동작하며, 특히 이의 대표적인 동작이 버스트 동작이다. 버스트 동작이란, 싱크로너스 디램의 인에이블시 셋팅되는 MRS(Mode Register Set) 싸이클에 의해 버스트 길이(Burst Length)가 결정되면 독출명령(Read Command) 및 기입명령(Write Command)에 의해 상기 버스트 길이 만큼 데이터가 연속적으로 입출력되는 동작을 말하며, 이는 당 업계에서 통상의 지식을 가진자에게 널리 알려진 사실이다.BACKGROUND Semiconductor memory devices, particularly DRAMs, are constantly seeking high speeds, and therefore, synchronous DRAMs have emerged. Synchronous DRAM operates in synchronization with the system clock outside the chip, and its typical operation is burst operation. The burst operation means that the burst length is determined by the MRS (Mode Register Set) cycle, which is set at the time of enabling the synchronous DRAM, and the data is equal to the burst length by the read command and the write command. Refers to a continuous input and output operation, which is well known to those skilled in the art.
이때 상기 버스트 동작을 위한 어드레스중 첫 어드레스는 싱크로너스 디램의 외부에서 인가되며 이후 다음 어드레스들은 싱크로너스 디램 내부의 버스트 카운터에 의해 순차적으로 발생된다. 좀더 상세히 설명하면, 버스트 길이가 1인 경우에는 외부에서 칼럼 어드레스가 순차적으로 인가되며 싱크로너스 디램은 버스트 동작을 하지 않는다. 반면에 버스트 길이가 2 이상인 경우에는 외부에서 첫 칼럼 어드레스가 인가되고 내부의 버스트 카운터에 의해 다음 칼럼 어드레스들이 순차적으로 발생됨으로써 버스트 동작이 수행되게 된다.In this case, the first address of the burst operation is applied from the outside of the synchronous DRAM, and the following addresses are sequentially generated by the burst counter inside the synchronous DRAM. In more detail, when the burst length is 1, the column address is sequentially applied from the outside, and the synchronous DRAM does not perform the burst operation. On the other hand, when the burst length is 2 or more, the first column address is applied externally and the next column addresses are sequentially generated by the internal burst counter to perform the burst operation.
따라서 싱크로너스 디램이 칼럼어드레스의 최하위 비트(LSB, Last Significant Bit)와 최상위 비트(MSB, Most Significant Bit)의 순서가 바뀌지 않는 구조를 갖는 경우에는, 버스트 카운터에서 발생되는 칼럼 어드레스의 증가 순서가 메모리셀 어레이 내의 실제 칼럼의 증가 순서와 일치하게 된다. 그러나 도 1에 도시된 바와 같이 메모리셀 어레이의 구조가 우수(Even) 메모리셀 어레이 블락(11)과 기수(Odd) 메모리셀 어레이 블락(13)으로 분리되어 있는 경우에는, 칼럼선택라인(CSL)의 어드레스가 상기 우수(Even) 메모리셀 어레이 블락(11)에서는 실제 칼럼선택라인의 증가 순서에 따라 CSL0 → CSL2 → CSL4 .... → CSL508 → CSL510으로 정해지고, 상기 기수(Odd) 메모리셀 어레이 블락(13)에서는 실제 칼럼선택라인의 증가 순서에 따라 CSL1 → CSL3 → CSL5 .... → CSL509 → CSL511로 정해지게 된다.Therefore, when the synchronous DRAM has a structure in which the order of the least significant bit (LSB) and most significant bit (MSB) of the column address is not changed, the order of increasing the column address generated by the burst counter is the memory cell. This will match the increasing order of the actual columns in the array. However, as shown in FIG. 1, when the structure of the memory cell array is divided into an Even memory cell array block 11 and an odd memory cell array block 13, the column selection line CSL is used. In the Even memory cell array block 11, CSL0 → CSL2 → CSL4 .... → CSL508 → CSL510 according to the increasing order of the actual column selection line, and the odd memory cell array In the block 13, CSL1 → CSL3 → CSL5 .... → CSL509 → CSL511 in accordance with the increasing order of the actual column selection line.
이때 칼럼선택라인(CSL)의 어드레스의 순서를 상기 우수(Even) 메모리셀 어레이 블락(11)에서는 실제 칼럼선택라인의 증가 순서에 따라 순차적으로 CSL0 → CSL1 → CSL2 .... → CSL254 → CSL255로 정하고, 상기 기수(Odd) 메모리셀 어레이 블락(13)에서는 실제 칼럼선택라인의 증가 순서에 따라 순차적으로 CSL256 → CSL257 → CSL258 .... → CSL510 → CSL511로 정하고자 할 때는 외부에서 칼럼 어드레스 스크램블(Scramble)을 사용하면 가능하다. 그런데 도 1에 도시된 바와 같은 구조를 갖는 싱크로너스 디램을 테스트할 때, 버스트 길이가 1인 경우에는 칼럼 어드레스 스크램블을 사용하여 실제 칼럼선택라인의 증가 순서에 따라, 즉 CSL0 → CSL2 → CSL4 .... → CSL508 → CSL510 → CSL1 → CSL3 → CSL5 .... → CSL509 → CSL511의 순서로 테스트된다. 이때 상기 CSL2에 불량셀이 있다면 상기 불량셀을 지정하는 2번째 어드레스가 저장되게 된다. 반면에 버스트 길이가 2이상인 경우에는 테스트시 외부에서 첫 칼럼 어드레스를 인가되고 내부의 버스트 카운터에 의해 다음 칼럼 어드레스들이 순차적으로 발생되므로, CSL0 → CSL1 → CSL2 .... → CSL254 → CSL255 → CSL256 → CSL257 → CSL258 .... → CSL510 → CSL511의 순서로 테스트된다. 이때 상기 CSL2에 불량셀이 있다면 상기 불량셀을 지정하는 3번째 어드레스가 저장되게 된다. 즉, 동일한 위치에 불량셀이 있더라도 버스트 길이에 따라 불량셀을 지정하는 어드레스가 달라지게 되고, 이에 따라 여러개의 불량셀이 있는 것으로 간주되어 수리가능한(Reparable) 칩도 불량칩으로 처리하게 되는 문제점이 있다.At this time, the order of the address of the column selection line CSL is sequentially changed from the even memory cell array block 11 to CSL0 → CSL1 → CSL2 .... → CSL254 → CSL255 according to the increasing order of the actual column selection line. In the odd memory cell array block 13, the column address scramble is performed externally when it is determined to be CSL256 → CSL257 → CSL258 .... → CSL510 → CSL511 according to the increasing order of the actual column selection line. Scramble) is possible. However, when testing a synchronous DRAM having a structure as shown in FIG. 1, when the burst length is 1, column address scramble is used to increase the order of the actual column selection line, that is, CSL0 CSL2 CSL4 ... → CSL508 → CSL510 → CSL1 → CSL3 → CSL5 .... → CSL509 → CSL511. At this time, if there are bad cells in the CSL2, a second address for designating the bad cells is stored. On the other hand, if the burst length is 2 or more, the first column address is applied externally during the test and the next column addresses are sequentially generated by the internal burst counter. Therefore, CSL0 → CSL1 → CSL2 .... → CSL254 → CSL255 → CSL256 → Tested in the order of CSL257 → CSL258 .... → CSL510 → CSL511. At this time, if there are bad cells in the CSL2, a third address for designating the bad cells is stored. That is, even if there are defective cells in the same position, the address for designating the defective cells varies according to the burst length, and accordingly, a number of defective cells are regarded as being present, so that a repairable chip is also treated as a defective chip. have.
좀더 상세히 설명하면, 이는 도 2에 도시된 바와 같이 종래의 버스트 카운터가 외부의 칼럼 어드레스 스크램블에 무관하게 구성되어 있기 때문이며, 이에 따라 버스트 길이가 2 이상인 경우, 즉 버스트 동작을 하는 경우에 외부에서 칼럼 어드레스 스크램블을 사용하더라도 칼럼 어드레스(CA0,CA1,CA2)가 상기 칼럼 어드레스 스크램블을 따라가는 것이 아니고 상기 버스트 카운터의 출력(BA0,BA1,BA2)에 따르게 된다. 즉 상기 버스트 카운터의 출력(BA0,BA1,BA2)가 상기 칼럼 어드레스(CA0,CA1,CA2)가 된다. 도 2에서는 3비트의 출력을 발생하는 버스트 카운터가 도시되었다. 따라서 도 2에 도시된 종래의 버스트 카운터를 포함하는 싱크로너스 디램에서는, 도 3에 도시된 바와 같이 칼럼선택라인(CSL)의 어드레스, 즉 칼럼 어드레스의 순서가 버스트 동작을 하지 않는 버스트 길이 1과 버스트 동작을 하는 버스트 길이 2이상에서 서로 달라지게 되며, 이에 따라 테스트시 상술한 바와 같은 문제점이 발생되는 것이다.In more detail, this is because the conventional burst counter is configured regardless of the external column address scramble as shown in FIG. 2, and thus, when the burst length is 2 or more, that is, when the burst operation is performed, the external column Even if the address scramble is used, the column addresses CA0, CA1, and CA2 do not follow the column address scramble but follow the output BA0, BA1, and BA2 of the burst counter. That is, the outputs BA0, BA1, and BA2 of the burst counter become the column addresses CA0, CA1, and CA2. In Fig. 2, a burst counter that generates a 3-bit output is shown. Therefore, in the synchronous DRAM including the conventional burst counter shown in FIG. 2, as shown in FIG. 3, the address of the column selection line CSL, that is, the order of the column addresses, does not burst, and the burst operation 1 The burst length is different from each other in two or more, and thus the problem described above occurs during the test.
따라서 본 발명의 목적은, 버스트 길이가 2 이상일 경우에도 버스트 길이가 1인 경우와 동일한 증가 순서를 갖는 칼럼 어드레스를 발생시킬 수 있는 싱크로너스 디램의 버스트 카운터를 제공하는 데 있다.Accordingly, an object of the present invention is to provide a burst counter of a synchronous DRAM capable of generating column addresses having the same incremental order as when the burst length is 1 even when the burst length is 2 or more.
본 발명의 다른 목적은, 테스트시 버스트 길이가 다른 경우에도 동일한 증가 순서를 갖는 칼럼 어드레스가 발생됨으로써 불량을 감소시킬 수 있는 싱크로너스 디램을 제공하는 데 있다.Another object of the present invention is to provide a synchronous DRAM capable of reducing defects by generating column addresses having the same incremental order even when the burst lengths are different during the test.
도 1은 싱크로너스 디램에서 메모리셀 어레이의 구조가 우수 및 기수 메모리셀 어레이 블락으로 분리되어 있는 경우 실제 칼럼선택라인의 어드레스 증가순서를 나타내는 도면1 is a diagram illustrating an address increase order of an actual column selection line when a structure of a memory cell array in a synchronous DRAM is divided into an even and odd memory cell array block.
도 2는 종래기술에 따른 버스트 카운터를 나타내는 도면2 shows a burst counter according to the prior art.
도 3은 도 2에 도시된 버스트 카운터를 포함하는 싱크로너스 디램에서 메모리셀 어레이의 칼럼 어드레스의 증가 순서를 나타내는 도면FIG. 3 is a diagram illustrating an increasing order of column addresses of a memory cell array in a synchronous DRAM including the burst counter shown in FIG. 2.
도 4는 본 발명의 실시예에 따른 버스트 카운터를 나타내는 도면4 illustrates a burst counter in accordance with an embodiment of the present invention.
도 5는 도 4에 도시된 버스트 카운터를 포함하는 싱크로너스 디램에서 메모리셀 어레이의 칼럼 어드레스의 증가 순서를 나타내는 도면FIG. 5 is a diagram illustrating an increasing order of column addresses of a memory cell array in a synchronous DRAM including the burst counter shown in FIG. 4.
상기 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램의 버스트 카운터는, 버스트 동작시 외부에서 인가되는 상기 싱크로너스 디램의 첫 칼럼 어드레스 이후의 다음 칼럼 어드레스들을 순차적으로 발생하는 어드레스 발생부와, 외부에서 인가되는 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때는 상기 어드레스 발생부의 출력비트들을 상기 칼럼 어드레스로 출력시키고, 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때는 상기 어드레스 발생부의 출력비트들중 최하위 비트(LSB)를 상기 칼럼 어드레스의 최상위 비트(MSB)로 출력시키며 상기 어드레스 발생부의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최하위 비트로 출력시키는 어드레스 변환부를 구비하는 것을 특징으로 한다.The burst counter of the synchronous DRAM according to the present invention for achieving the above object is an address generator for sequentially generating the next column addresses after the first column address of the synchronous DRAM that is applied from the outside during the burst operation, and is applied from the outside When the column address scramble enable signal is non-active, output bits of the address generator are output to the column address, and when the column address scramble enable signal is activated, the least significant bit LSB of the output bits of the address generator is activated. And an address conversion unit configured to output the most significant bit of the column address MSB and output the most significant bit of the output bits of the address generator as the least significant bit of the column address.
상기 어드레스 변환부는, 상기 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때 상기 어드레스 발생부의 출력비트들중 최하위 비트를 상기 칼럼 어드레스의 최하위 비트로 전송하는 제1전송게이트, 상기 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때 상기 어드레스 발생부의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최상위 비트로 전송하는 제2전송게이트, 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때 상기 어드레스 발생부의 출력비트들중 최하위 비트를 상기 칼럼 어드레스의 최상위 비트로 전송하는 제3전송게이트, 및 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때 상기 어드레스 발생부의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최하위 비트로 전송하는 제4전송게이트를 구비한다.The address converter may include a first transfer gate configured to transmit the least significant bit of the output bits of the address generator to the least significant bit of the column address when the column address scramble enable signal is non-active, and the column address scramble enable signal is non-active. A second transfer gate that transmits the most significant bit of the output bits of the address generator to the most significant bit of the column address when activated, and the least significant bit of the output bits of the address generator when the column address scramble enable signal is activated; A third transfer gate for transmitting the most significant bit of the column address, and a fourth transfer gate for transmitting the most significant bit of the output bits of the address generator to the least significant bit of the column address when the column address scramble enable signal is activated; .
또한 상기 다른 목적을 달성하기 위한 본 발명에 따른 싱크로너스 디램은, 로우 어드레스 및 칼럼 어드레스에 의해 선택되는 다수의 메모리셀을 포함하는 메모리셀 어레이와, 버스트 동작시 외부에서 인가되는 첫 칼럼 어드레스 이후의 다음 어드레스들을 순차적으로 발생하는 버스트 카운터를 구비하는 싱크로너스 디램에 있어서,In addition, the synchronous DRAM according to the present invention for achieving the above object, the memory cell array including a plurality of memory cells selected by the row address and column address, and the next after the first column address applied from the outside during the burst operation A synchronous DRAM having a burst counter for generating addresses sequentially,
외부에서 인가되는 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때는 상기 버스트 카운터의 출력비트들을 상기 칼럼 어드레스로 출력시키고, 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때는 상기 버스트 카운터의 출력비트들중 최하위 비트(LSB)를 상기 칼럼 어드레스의 최상위 비트(MSB)로 출력시키며 상기 버스트 카운터의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최하위 비트로 출력시키는 어드레스 변환수단을 구비하는 것을 특징으로 한다.When the externally applied column address scramble enable signal is non-active, the output bits of the burst counter are output to the column address. When the column address scramble enable signal is activated, the least significant bit of the output bits of the burst counter is activated. And an address converting means for outputting (LSB) as the most significant bit (MSB) of the column address and outputting the most significant bit of the output bits of the burst counter as the least significant bit of the column address.
상기 어드레스 변환수단은, 상기 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때 상기 버스트 카운터의 출력비트들중 최하위 비트를 상기 칼럼 어드레스의 최하위 비트로 전송하는 제1전송게이트, 상기 칼럼 어드레스 스크램블 인에이블 신호가 넌엑티브될 때 상기 버스트 카운터의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최상위 비트로 전송하는 제2전송게이트, 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때 상기 버스트 카운터의 출력비트들중 최하위 비트를 상기 칼럼 어드레스의 최상위 비트로 전송하는 제3전송게이트, 및 상기 칼럼 어드레스 스크램블 인에이블 신호가 엑티브될 때 상기 버스트 카운터의 출력비트들중 최상위 비트를 상기 칼럼 어드레스의 최하위 비트로 전송하는 제4전송게이트를 구비한다.The address converting means may include: a first transfer gate that transmits the least significant bit of the output bits of the burst counter to the least significant bit of the column address when the column address scramble enable signal is non-active, and the column address scramble enable signal is A second transfer gate that transmits the most significant bit of the output bits of the burst counter to the most significant bit of the column address when non-active, and the least significant bit of the output bits of the burst counter when the column address scramble enable signal is activated. A third transfer gate for transmitting the most significant bit of the column address, and a fourth transfer gate for transmitting the most significant bit of the output bits of the burst counter to the least significant bit of the column address when the column address scramble enable signal is activated; do.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 실시예에 따른 버스트 카운터를 나타내는 도면이다. 여기에서는 설명을 간단히 하기 위해 3비트의 출력을 발생하는 버스트 카운터가 도시되어 있다.4 is a diagram illustrating a burst counter according to an exemplary embodiment of the present invention. Here, a burst counter that generates a 3-bit output is shown for simplicity.
도 4를 참조하면, 상기 본 발명의 실시예에 따른 버스트 카운터는 어드레스 발생부(41)와 어드레스 변환부(43)을 구비한다.Referring to FIG. 4, the burst counter according to the embodiment of the present invention includes an address generator 41 and an address converter 43.
싱크로너스 디램의 버스트 동작시 외부에서 첫 칼럼 어드레스가 인가된 다음에, 상기 어드레스 발생부(41)은 상기 첫 칼럼 어드레스 이후의 다음 어드레스들을 순차적으로 발생한다. 즉 상기 어드레스 발생부(41)은 제어신호(COSSET) 및 내부클락(PCLK)에 의해 제어되어 출력비트들(BA0,BA1,BA2)를 발생한다. 상기 어드레스 변환부(43)은, 외부에서 인가되는 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 넌엑티브될 때는 상기 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)를 싱크로너스 디램의 칼럼 어드레스(CA0,CA1,CA2)로 그대로 출력시킨다. 또한 상기 어드레스 변환부(43)은, 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 엑티브될 때는 상기 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)중 최하위 비트(LSB)(BA0)를 상기 칼럼 어드레스의 최상위 비트(MSB)(CA2)로 출력시키고, 상기 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)중 최상위 비트(BA2)를 상기 칼럼 어드레스의 최하위 비트(CA0)로 출력시키며, 그 이외의 출력비트(BA1)을 그대로 해당 칼럼 어드레스 비트(CA1)으로 출력시킨다.After the first column address is externally applied during the burst operation of the synchronous DRAM, the address generator 41 sequentially generates the next addresses after the first column address. That is, the address generator 41 is controlled by the control signal COSSET and the internal clock PCLK to generate output bits BA0, BA1, and BA2. When the column address scramble enable signal CASE applied from the outside is non-active, the address converter 43 may output the output bits BA0, BA1, and BA2 of the address generator 41 to a column of a synchronous DRAM. Output to the address CA0, CA1, CA2 as it is. In addition, the address conversion unit 43, when the column address scramble enable signal CASE is activated, the least significant bit LSB of the output bits BA0, BA1, BA2 of the address generator 41 (BA0). ) Is outputted to the most significant bit (MSB) CA2 of the column address, and the most significant bit BA2 of the output bits BA0, BA1, and BA2 of the address generator 41 is converted to the least significant bit (of the column address). And outputs the other output bits BA1 to the corresponding column address bits CA1.
상기 어드레스 발생부(41)은 도 2에 도시된 종래의 버스트 카운터와 동일한 구성을 가지며, 레지스터들(R1,R2,R3)와, 인버터(I1), 및 낸드게이트(ND1)을 포함하여 구성된다. 이는 당 업계에서 통상의 지식을 가진자에게 널리 알려진 내용이므로 여기에서는 상세한 구성 및 동작에 대한 설명은 생략한다.The address generator 41 has the same configuration as the conventional burst counter shown in FIG. 2 and includes registers R1, R2, and R3, an inverter I1, and a NAND gate ND1. . Since this is well known to those skilled in the art, a detailed description of the configuration and operation will be omitted.
상기 어드레스 변환부(43)은, 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"하이"로 넌엑티브(Non-active)될 때 턴온되어 상기 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)중 최하위 비트(BA0)를 상기 칼럼 어드레스의 최하위 비트(CA0)로 전송하는 제1전송게이트(T1), 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"하이"로 넌엑티브될 때 턴온되어 상기 어드레스 발생부(41)의 출력비트들중 최상위 비트(BA2)를 상기 칼럼 어드레스의 최상위 비트(CA2)로 전송하는 제2전송게이트(T2), 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"로우"로 엑티브될 때 턴온되어 상기 어드레스 발생부(41)의 출력비트들중 최하위 비트(BA0)를 상기 칼럼 어드레스의 최상위 비트(CA2)로 전송하는 제3전송게이트(T3), 및 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"로우"로 엑티브될 때 턴온되어 상기 어드레스 발생부(41)의 출력비트들중 최상위 비트(BA2)를 상기 칼럼 어드레스의 최하위 비트(CA0)로 전송하는 제4전송게이트(T4)를 구비한다. 또한 상기 어드레스 변환부(43)은 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)를 반전시키는 인버터(I2)를 더 구비한다.The address conversion unit 43 is turned on when the column address scramble enable signal CASE is non-active to a logic " high " so that the output bits BA0, A first transfer gate T1 that transfers the least significant bit BA0 of BA1 and BA2 to the least significant bit CA0 of the column address, and the column address scramble enable signal CASE are non-active to logic "high". The second transfer gate T2 which transmits the most significant bit BA2 among the output bits of the address generator 41 to the most significant bit CA2 of the column address, and the column address scramble enable signal CASE. The third transfer gate T3 that is turned on when the logic is activated as a logic " low " to transmit the least significant bit BA0 of the output bits of the address generator 41 to the most significant bit CA2 of the column address. And enabling the column address scramble When the call CASE is activated as a logic " low ", the fourth transfer gate for turning on to transmit the most significant bit BA2 of the output bits of the address generator 41 to the least significant bit CA0 of the column address ( T4). The address conversion unit 43 further includes an inverter I2 for inverting the column address scramble enable signal CASE.
도 4에 도시된 버스트 카운터의 동작을 간단히 설명하면 다음과 같다. 먼저 버스트 길이 2 이상으로 버스트 동작시 칩 외부에서 칼럼 어드레스 스크램블을 사용하지 않을 경우에는, 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"하이"로 넌엑티브된다. 이에 따라 상기 제1 및 제2전송게이트(T1,T2)는 턴온되고 상기 제3 및 제4전송게이트(T3,T4)는 턴오프되어, BA0가 CA0로 BA1이 CA1으로 BA2가 CA2로 각각 출력된다. 즉 칼럼 어드레스 스크램블을 사용하지 않는 정상동작에서는 상기 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)가 싱크로너스 디램의 칼럼 어드레스(CA0,CA1,CA2)로 그대로 출력된다. 반면에 버스트 길이 2 이상으로 버스트 동작시 칩 외부에서 칼럼 어드레스 스크램블을 사용할 경우에는, 상기 칼럼 어드레스 스크램블 인에이블 신호(CASE)가 논리"로우"로 엑티브된다. 이에 따라 상기 제1 및 제2전송게이트(T1,T2)는 턴오프되고 상기 제3 및 제4전송게이트(T3,T4)는 턴온되어, BA0가 CA2로 BA1이 CA1으로 BA2가 CA0로 각각 출력된다. 즉 테스트시 버스트 길이 2 이상으로 버스트 동작하고 이때 칼럼 어드레스 스크램블을 사용할 경우, 상기 버스트 카운터의 어드레스 발생부(41)의 출력비트들(BA0,BA1,BA2)가 상기 어드레스 변환부(43)에서 변환됨으로써 상기 칼럼 어드레스(CA0,CA1,CA2)가 상기 칼럼 어드레스 스크램블을 따라가게 된다. 결론적으로 상기 본 발명에 따른 버스트 카운터는 버스트 길이가 2 이상일 경우에도 버스트 길이가 1인 경우와 동일한 증가 순서를 갖는 칼럼 어드레스를 발생시킨다.The operation of the burst counter shown in FIG. 4 is briefly described as follows. First, when the column address scramble is not used outside the chip during the burst operation with a burst length of 2 or more, the column address scramble enable signal CASE is non-active to logic "high". Accordingly, the first and second transfer gates T1 and T2 are turned on and the third and fourth transfer gates T3 and T4 are turned off to output BA0 to CA0, BA1 to CA1, and BA2 to CA2, respectively. do. That is, in the normal operation without using column address scramble, the output bits BA0, BA1, and BA2 of the address generator 41 are output as they are to the column addresses CA0, CA1, and CA2 of the synchronous DRAM. On the other hand, when the column address scramble is used outside the chip during the burst operation with a burst length of 2 or more, the column address scramble enable signal CASE is activated as logic " low ". Accordingly, the first and second transfer gates T1 and T2 are turned off and the third and fourth transfer gates T3 and T4 are turned on to output BA0 to CA2, BA1 to CA1, and BA2 to CA0, respectively. do. That is, when a burst operation is performed with a burst length of 2 or more during the test and column address scramble is used, the output bits BA0, BA1, and BA2 of the address generator 41 of the burst counter are converted by the address converter 43. As a result, the column addresses CA0, CA1, and CA2 follow the column address scramble. In conclusion, the burst counter according to the present invention generates a column address having the same incremental order as when the burst length is 1 even when the burst length is 2 or more.
도 5는 도 4에 도시된 본 발명에 따른 버스트 카운터를 포함하는 싱크로너스 디램에서 메모리셀 어레이의 칼럼 어드레스의 증가 순서를 나타내는 도면이다.FIG. 5 is a diagram illustrating an increasing order of column addresses of a memory cell array in a synchronous DRAM including a burst counter according to the present invention illustrated in FIG. 4.
도 5에 도시된 바와 같이, 본 발명에 따른 버스트 카운터를 포함하는 싱크로너스 디램에서 메모리셀 어레이의 구조가 우수(Even) 메모리셀 어레이 블락(51)과 기수(Odd) 메모리셀 어레이 블락(53)으로 분리되어 있는 경우, 상기 버스트 카운터에 의해 칼럼선택라인(CSL)의 어드레스, 즉 칼럼 어드레스의 증가 순서가 버스트 동작을 하지 않는 버스트 길이 1때와 버스트 동작을 하는 버스트 길이 2이상일 때 서로 동일하게 된다.As shown in FIG. 5, in the synchronous DRAM including the burst counter according to the present invention, the structure of the memory cell array is divided into an even memory cell array block 51 and an odd memory cell array block 53. In the case of being separated, the burst counter makes the address of the column selection line CSL, i.e., the order of increasing the column addresses, equal to each other when the burst length 1 does not burst and the burst length 2 or more.
이상과 같이, 본 발명을 일실시예를 들어 한정적으로 설명하였으나 이에 한정되지 않으며 본 발명의 사상의 범위 내에서 당해 분야의 통상의 지식을 가진 자에 의해 본원 발명에 대한 각종 변형이 가능함은 자명하다.As described above, the present invention has been limited to one embodiment, but not limited thereto. It is obvious that various modifications to the present invention can be made by those skilled in the art within the scope of the spirit of the present invention. .
따라서 본 발명에 따른 버스트 카운터를 포함하는 싱크로너스 디램에서는, 테스트시 칩 외부에서 칼럼 어드레스 스크램블을 사용함으로써 버스트 길이가 다른 경우에도 동일한 증가 순서를 갖는 칼럼 어드레스가 발생되므로, 동일한 위치에 불량셀이 있을 경우 버스트 길이가 다른 경우에도 불량셀을 지정하는 어드레스가 동일하게 된다. 이에 따라 불량율을 감소시킬 수 있는 장점이 있다.Therefore, in the synchronous DRAM including the burst counter according to the present invention, column addresses having the same incremental order are generated even when the burst lengths are different by using column address scrambles outside the chip during the test. Even when the burst lengths are different, the addresses specifying the defective cells are the same. Accordingly, there is an advantage that can reduce the defective rate.
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