KR19990035447A - SRAM cell manufacturing method with load resistance - Google Patents
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Abstract
본 발명은 에스램 소자의 셀 제조방법을 개시한다. 본 발명은 한 쌍의 드라이버 트랜지스터, 한 쌍의 억세스 트랜지스터 및 한 쌍의 부하저항으로 구성된 에스램 셀의 제조방법에 있어서, 반도체기판 상의 소정영역에 서로 소정의 간격을 유지하는 드라이버 트랜지스터의 게이트 전극 및 억세스 트랜지스터의 게이트 전극을 형성하는 단계와, 드라이버 트랜지스터의 게이트 전극 및 억세스 트랜지스터의 게이트 전극이 형성된 결과물 전면에 제1 층간절연막을 형성하는 단계와, 제1 층간절연막의 소정영역 상에 접지선을 형성하는 단계와, 접지선이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계와, 제2 및 제1 층간절연막을 연속적으로 패터닝하여 드라이버 트랜지스터의 게이트 전극 및 이와 인접한 또 다른 하나의 드라이버 트랜지스터의 드레인 영역을 노출시키는 노드 콘택홀을 형성하는 단계와, 노드 콘택홀을 덮는 콘택 패드 및 제2 층간절연막의 소정영역 상에 전원선을 형성하는 단계와, 전원선 및 콘택 패드가 형성된 결과물 전면에 실리콘막을 형성하는 단계와, 실리콘막을 패터닝하여 전원선 및 콘택 패드 사이에 부하저항을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention discloses a cell manufacturing method of an SRAM device. The present invention provides a method of manufacturing an SRAM cell comprising a pair of driver transistors, a pair of access transistors, and a pair of load resistors, the gate electrode of the driver transistors having a predetermined distance from each other in a predetermined region on the semiconductor substrate; Forming a gate electrode of the access transistor, forming a first interlayer insulating film on the entire surface of the resultant in which the gate electrode of the driver transistor and the gate electrode of the access transistor are formed, and forming a ground line on a predetermined region of the first interlayer insulating film. Forming a second interlayer insulating film on the entire surface of the resultant having the ground line; and successively patterning the second and first interlayer insulating films to expose the gate electrode of the driver transistor and the drain region of another driver transistor adjacent thereto. Forming a node contact hole Forming a power supply line on a predetermined region of the contact pad and the second interlayer insulating film covering the node contact hole, forming a silicon film on the entire surface of the resultant product on which the power supply line and the contact pad are formed, and patterning the silicon film And forming a load resistor between the contact pads.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 부하저항을 갖는 에스램(SRAM) 셀 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing an SRAM cell having a load resistance.
반도체소자 중에 에스램 소자는 디램 소자에 비하여 소비전력이 낮은 잇점이 있으므로 배터리 백업(back up) 장치에 널리 사용된다. 에스램 소자의 단위 셀은 한 쌍의 N형 드라이버 트랜지스터와 한 쌍의 N형 억세스 트랜지스터와 한 쌍의 부하소자로 구성된다. 에스램 셀은 부하소자의 종류에 따라 크게 두 가지로 분류된다. 즉, 에스램 셀은 부하소자가 저항으로 형성된 고저항 셀과 부하소자가 P형 트랜지스터로 형성된 CMOS 셀로 분류된다. CMOS 셀은 우수한 셀 특성을 보이는 반면에 제조방법이 복잡하여 생산성을 저하시키는 데 반하여 고저항 셀은 제조방법이 비교적 간단하여 지금까지 에스램 소자에 널리 이용되고 있다.Among the semiconductor devices, SRAM devices are widely used in battery back-up devices because they have a lower power consumption than DRAM devices. The unit cell of the SRAM element includes a pair of N-type driver transistors, a pair of N-type access transistors, and a pair of load elements. SRAM cells can be classified into two types according to the type of load device. That is, an SRAM cell is classified into a high resistance cell in which a load element is formed of a resistor, and a CMOS cell in which the load element is formed of a P-type transistor. While CMOS cells show excellent cell characteristics, the manufacturing method is complicated to reduce productivity, while high resistance cells are relatively simple to manufacture and have been widely used in SRAM devices.
도 1 내지 도 4는 고저항 셀을 갖는 종래의 에스램 셀을 제조하는 방법을 설명하기 위한 단면도들이다. 여기서, 도시된 부분은 설명의 편의를 도모하기 위하여 단위 셀의 일 부분, 즉 하나의 드라이버 트랜지스터, 하나의 억세스 트랜지스터, 및 하나의 부하저항이 형성되는 부분에 해당한다.1 to 4 are cross-sectional views illustrating a method of manufacturing a conventional SRAM cell having a high resistance cell. Here, the illustrated part corresponds to a part of the unit cell, that is, one driver transistor, one access transistor, and one load resistor, for convenience of description.
도 1을 참조하면, 반도체기판(1)의 소정영역에 소자분리막(3)을 형성한다. 상기 소자분리막(3)들 사이의 활성영역 상에 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막의 소정영역 상에 드라이버 트랜지스터의 게이트 전극(5a) 및 억세스 트랜지스터의 게이트 전극(5b)을 형성한다. 이어서, 상기 게이트 전극들(5a, 5b)의 측벽에 스페이서(7)를 형성하고, 그 결과물 전면에 제1 층간절연막(9)을 형성한다. 다음에, 상기 제1 층간절연막(9)의 소정영역에 접지선(11)을 형성한다.Referring to FIG. 1, an isolation layer 3 is formed in a predetermined region of a semiconductor substrate 1. A gate insulating film (not shown) is formed on an active region between the device isolation layers 3, and a gate electrode 5a of a driver transistor and a gate electrode 5b of an access transistor are formed on a predetermined region of the gate insulating film. Form. Subsequently, spacers 7 are formed on sidewalls of the gate electrodes 5a and 5b, and a first interlayer insulating film 9 is formed on the entire surface of the resultant. Next, a ground line 11 is formed in a predetermined region of the first interlayer insulating film 9.
도 2를 참조하면, 상기 접지선(11)이 형성된 결과물 전면에 제2 층간절연막(13)을 형성하고, 상기 제2 층간절연막(13) 및 제1 층간절연막(9)을 연속적으로 패터닝하여 게이트 전극(5a) 및 이와 인접한 활성영역을 동시에 노출시키는 노드 콘택홀(H)을 형성한다. 여기서, 노드 콘택홀(H)은 드라이버 트랜지스터의 게이트 전극(5a), 또 다른 하나의 드라이버 트랜지스터의 드레인 영역, 및 후속공정에서 형성되는 부하저항을 서로 연결시키기 위한 콘택홀이다.Referring to FIG. 2, a second interlayer insulating film 13 is formed on the entire surface of the resultant product on which the ground line 11 is formed, and the second interlayer insulating film 13 and the first interlayer insulating film 9 are successively patterned to form a gate electrode. A node contact hole H for simultaneously exposing 5a and an active region adjacent thereto is formed. Here, the node contact hole H is a contact hole for connecting the gate electrode 5a of the driver transistor, the drain region of another driver transistor, and the load resistor formed in a subsequent process to each other.
도 3을 참조하면, 상기 노드 콘택홀(H)이 형성된 결과물 전면에 언도우프트 실리콘막을 형성하고, 이를 패터닝하여 상기 노드 콘택홀(H)을 덮으면서 소정의 길이 및 폭을 갖는 부하저항 패턴(15)을 형성한다. 다음에, 상기 부하저항 패턴(15)이 형성된 결과물 전면에 포토레지스터 패턴을 형성하고, 이를 사진공정으로 패터닝하여 부하저항 패턴(15)의 양쪽 끝 부분, 즉 상기 노드 콘택홀(H) 상부 및 이와 대향하는 다른 한 쪽 끝부분을 노출시키는 포토레지스트 패턴(17)을 형성한다. 이때, 상기 노드 콘택홀(H) 영역과 상기 노드 콘택홀(H)의 상부를 노출시키는 부분을 서로 정확하게 일치하도록 정렬시키는 것이 어려움은 물론, 포토레지스트 패턴(17)의 포토 바이어스(photo bias)에 따라 부하저항의 길이가 변할 수 있다. 상기 포토레지스트 패턴(17)을 이온주입 마스크로하여 상기 노출된 부하저항 패턴(15)에 불순물(I), 예컨대 비소(As) 이온을 주입하여 도우핑시킴으로써, 노드 콘택홀 상에 저저항 실리콘막(NC)과 이와 마주보는 다른 한 쪽 끝 부분에 전원선(Vcc)을 형성한다.Referring to FIG. 3, an undoped silicon film is formed on the entire surface of the resultant in which the node contact hole H is formed, and patterned to cover the node contact hole H, and thus, a load resistance pattern having a predetermined length and width ( 15). Next, a photoresist pattern is formed on the entire surface of the resultant product in which the load resistance pattern 15 is formed, and patterned by a photo process, so that both ends of the load resistance pattern 15, that is, the upper portion of the node contact hole H and the same. A photoresist pattern 17 is formed that exposes the other opposite end. At this time, it is difficult to align the node contact hole H region and the portion exposing the upper portion of the node contact hole H to be exactly coincident with each other, as well as to the photo bias of the photoresist pattern 17. The length of the load resistor may change. By using the photoresist pattern 17 as an ion implantation mask and doping by implanting dopant (I), for example, arsenic (As) ions, into the exposed load resistance pattern 15, a low resistance silicon film on the node contact hole A power line (Vcc) is formed at the other end facing the NC.
도 4는 부하저항 보호막(19) 및 평탄화된 층간절연막(21)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 전원선(Vcc)과 상기 저저항 실리콘막(NC) 사이의 언도우프트 실리콘막으로 한정된 부하저항(15a)이 형성된 결과물 전면에 부하저항 보호막(19)을 형성한다. 부하저항 보호막(19)은 불순물을 함유하지 않는 언도우프트 산화막(USG; undoped silicate glass)으로 형성한다. 다음에, 상기 부하저항 보호막(19) 상에 평탄화된 층간절연막(21)을 형성한다.4 is a cross-sectional view for explaining a step of forming the load resistance protective film 19 and the planarized interlayer insulating film 21. In detail, the load resistance protective film 19 is formed on the entire surface of the resultant formed with the load resistor 15a defined by the undoped silicon film between the power supply line Vcc and the low resistance silicon film NC. The load resistance protective film 19 is formed of an undoped silicate glass (USG) containing no impurities. Next, a planarized interlayer insulating film 21 is formed on the load resistance protective film 19.
상술한 바와 같이 종래의 에스램 셀 제조방법에 따르면, 부하저항의 길이를 항상 일정하게 형성하기가 어렵다. 따라서, 균일한 부하저항값을 얻기가 어려우므로 안정된 셀 특성, 예컨대 안정된 데이터 유지특성 및 안정된 대기전류(stand-by current)를 얻을 수 없는 문제점이 있다.As described above, according to the conventional method of manufacturing an SRAM cell, it is difficult to always form a constant length of a load resistor. Therefore, since it is difficult to obtain a uniform load resistance value, there is a problem in that stable cell characteristics, for example, stable data holding characteristics and stable stand-by current cannot be obtained.
본 발명의 목적은 안정된 셀 특성을 얻기 위하여 부하저항의 길이를 일정하게 조절할 수 있는 에스램 셀 제조방법을 제공하는 데 있다.It is an object of the present invention to provide a method for manufacturing an SRAM cell capable of constantly adjusting the length of the load resistance in order to obtain stable cell characteristics.
도 1 내지 도 4는 종래의 에스램 셀 제조방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a conventional method for manufacturing an SRAM cell.
도 5 내지 도 9는 본 발명에 따른 에스램 셀 제조방법을 설명하기 위한 단면도들이다.5 to 9 are cross-sectional views illustrating a method of manufacturing an SRAM cell according to the present invention.
상기 목적을 달성하기 위하여 본 발명은 한 쌍의 드라이버 트랜지스터, 한 쌍의 억세스 트랜지스터 및 한 쌍의 부하저항으로 구성된 에스램 셀의 제조방법에 있어서, 반도체기판 상의 소정영역에 서로 소정의 간격을 유지하는 드라이버 트랜지스터의 게이트 전극 및 억세스 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 드라이버 트랜지스터의 게이트 전극 및 상기 억세스 트랜지스터의 게이트 전극이 형성된 결과물 전면에 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막의 소정영역 상에 접지선을 형성하는 단계와, 상기 접지선이 형성된 결과물 전면에 제2 층간절연막을 형성하는 단계와, 상기 제2 및 제1 층간절연막을 연속적으로 패터닝하여 상기 드라이버 트랜지스터의 게이트 전극 및 이와 인접한 또 다른 하나의 드라이버 트랜지스터의 드레인 영역을 노출시키는 노드 콘택홀을 형성하는 단계와, 상기 노드 콘택홀을 덮는 콘택 패드 및 상기 제2 층간절연막의 소정영역 상에 전원선을 형성하는 단계와, 상기 전원선 및 상기 콘택 패드가 형성된 결과물 전면에 실리콘막을 형성하는 단계와, 상기 실리콘막을 패터닝하여 상기 전원선 및 상기 콘택 패드 사이에 부하저항을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for manufacturing an SRAM cell composed of a pair of driver transistors, a pair of access transistors, and a pair of load resistors, the method comprising: Forming a gate electrode of a driver transistor and a gate electrode of an access transistor, forming a first interlayer insulating film on an entire surface of the resultant in which the gate electrode of the driver transistor and the gate electrode of the access transistor are formed, and the first interlayer insulating film Forming a ground line on a predetermined region of the semiconductor substrate; forming a second interlayer dielectric layer on the entire surface of the resultant layer; and patterning the second and first interlayer dielectric layers successively to form a gate electrode of the driver transistor; Another adjacent driver transistor Forming a node contact hole exposing the drain region of the gate; forming a power line on a contact pad covering the node contact hole and a predetermined region of the second interlayer insulating film; and forming the power line and the contact pad. And forming a silicon film on the entire surface of the formed product, and forming a load resistance between the power line and the contact pad by patterning the silicon film.
이하, 첨부한 도면 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 여기서, 소개되는 도면들은 설명의 편의를 도모하기 위하여 단위 셀의 일 부분, 즉 하나의 드라이버 트랜지스터, 하나의 억세스 트랜지스터 및 하나의 부하저항이 형성되는 부분만이 도시되었다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Herein, the introduced drawings show only one portion of the unit cell, that is, one driver transistor, one access transistor, and one load resistor are formed for convenience of description.
도 5를 참조하면, 반도체기판(51)의 소정영역에 소자분리막(53)을 형성한다. 여기서, 소자분리막(53)은 통상의 방법, 예컨대 로코스(LOCOS) 방법 또는 트렌치 방법으로 형성한다. 상기 소자분리막(53) 사이의 활성영역에 게이트 절연막(도시하지 않음)을 형성하고, 상기 게이트 절연막의 소정영역 상에 서로 소정의 간격을 유지하는 드라이버 트랜지스터의 게이트 전극(55a) 및 억세스 트랜지스터의 게이트 전극(55b)을 형성한다. 이때, 또 다른 하나의 드라이버 트랜지스터의 게이트 전극(도시하지 않음) 및 또 다른 하나의 억세스 트랜지스터의 게이트 전극(도시하지 않음) 또한 동시에 형성된다. 이어서, 상기 게이트 전극들(55a, 55b)의 측벽에 통상의 방법으로 스페이서(57)를 형성한다. 상기 스페이서(57)를 형성한 후에 소오스/드레인 영역(도시하지 않음)을 통상의 방법으로 형성하고, 그 결과물 전면에 제1 층간절연막(59), 예컨대 CVD 산화막을 형성한다. 다음에, 상기 제1 층간절연막(59)의 소정영역 상에 도전물질로 이루어진 접지선(61)을 형성한다. 상기 접지선(61)은 드라이버 트랜지스터의 소오스 영역과 연결된다.Referring to FIG. 5, an isolation layer 53 is formed in a predetermined region of the semiconductor substrate 51. Here, the device isolation film 53 is formed by a conventional method, such as a LOCOS method or a trench method. A gate insulating film (not shown) is formed in an active region between the device isolation layers 53, and a gate electrode 55a of a driver transistor and a gate of an access transistor are maintained at predetermined intervals on a predetermined region of the gate insulating film. The electrode 55b is formed. At this time, a gate electrode (not shown) of another driver transistor and a gate electrode (not shown) of another access transistor are also simultaneously formed. Subsequently, spacers 57 are formed on sidewalls of the gate electrodes 55a and 55b in a conventional manner. After forming the spacer 57, a source / drain region (not shown) is formed by a conventional method, and a first interlayer insulating film 59, for example, a CVD oxide film, is formed over the resultant. Next, a ground line 61 made of a conductive material is formed on a predetermined region of the first interlayer insulating layer 59. The ground line 61 is connected to the source region of the driver transistor.
도 6을 참조하면, 상기 접지선(61)이 형성된 결과물 전면에 제2 층간절연막(63), 예컨대 CVD 산화막을 형성한다. 이어서, 상기 제2 층간절연막(63) 및 제1 층간절연막(59)을 연속적으로 패터닝하여 상기 드라이버 트랜지스터의 게이트 전극(55a) 및 이와 인접한 또 다른 하나의 드라이버 트랜지스터의 드레인 영역을 함께 노출시키는 노드 콘택홀(H)을 형성한다. 이때, 상기 또 다른 하나의 드라이버 트랜지스터의 게이트 전극 및 이와 인접한 드라이버 트랜지스터의 드레인 영역을 노출시키는 또 다른 하나의 노드 콘택홀(도시하지 않음)도 동시에 형성된다.Referring to FIG. 6, a second interlayer insulating layer 63, for example, a CVD oxide layer, is formed on the entire surface of the resultant product on which the ground line 61 is formed. Subsequently, the second interlayer insulating layer 63 and the first interlayer insulating layer 59 are successively patterned to expose the gate electrode 55a of the driver transistor and the drain region of another driver transistor adjacent thereto. The hole H is formed. In this case, another node contact hole (not shown) that exposes the gate electrode of the another driver transistor and the drain region of the driver transistor adjacent thereto is also formed at the same time.
도 7 및 도 8을 참조하면, 상기 노드 콘택홀(H)이 형성된 결과물 전면에 언도우프트 실리콘막(65)을 형성하고, 상기 언도우프트 실리콘막(65) 전면에 불순물(I), 예컨대 인(P) 또는 비소(As) 이온을 주입한다. 여기서, 상기 언도우프트 실리콘막(65)은 비정질 실리콘막 또는 폴리실리콘막으로 형성할 수 있다. 상기 불순물로는 확산도가 낮은 비소이온이 적합하다. 상기 도우핑된 실리콘막(65)은 인시투 도우프트 폴리실리콘막으로 형성할 수도 있다. 다음에, 상기 도우핑된 실리콘막(65)을 패터닝하여 상기 노드 콘택홀(H)을 덮는 콘택 패드(CP) 및 상기 콘택 패드(CP)로부터 소정의 거리만큼 떨어진 제2 층간절연막(63)의 소정영역에 전원선(Vcc)을 형성한다. 그리고, 상기 전원선(Vcc) 및 상기 콘택 패드(CP)가 형성된 결과물 전면에 실리콘막, 예컨대 폴리실리콘막 또는 비정질 실리콘막을 형성한다. 계속해서, 상기 실리콘막을 패터닝하여 전원선(Vcc) 및 콘택 패드(CP) 사이에 부하저항(67)을 형성한다. 상기 부하저항(67)의 길이는 전원선(Vcc) 및 콘택 패드(CP) 사이의 거리에 의해서만 정해지므로 도 3에서 설명한 포토 바이어스에 의한 영향을 배제시킬 수 있다.Referring to FIGS. 7 and 8, an undoped silicon film 65 is formed on the entire surface of the resultant in which the node contact hole H is formed, and impurities (I), for example, are formed on the entire surface of the undoped silicon film 65. Phosphorus (P) or arsenic (As) ions are implanted. Here, the undoped silicon film 65 may be formed of an amorphous silicon film or a polysilicon film. As the impurity, arsenic ions having low diffusivity are suitable. The doped silicon film 65 may be formed of an in-situ doped polysilicon film. Next, the doped silicon film 65 is patterned to cover the contact pad CP covering the node contact hole H and the second interlayer insulating film 63 spaced apart from the contact pad CP by a predetermined distance. The power supply line Vcc is formed in a predetermined area. A silicon film, for example, a polysilicon film or an amorphous silicon film, is formed on the entire surface of the resultant product in which the power line Vcc and the contact pad CP are formed. Subsequently, the silicon film is patterned to form a load resistor 67 between the power supply line Vcc and the contact pad CP. Since the length of the load resistor 67 is determined only by the distance between the power line Vcc and the contact pad CP, the influence of the photo bias described in FIG. 3 can be excluded.
도 9를 참조하면, 상기 부하저항(67)이 형성된 결과물 전면에 부하저항 보호막(69), 예컨대 언도우프트 산화막(USG)을 형성한다. 여기서, 부하저항 보호막(69)을 언도우프트 산화막으로 형성하는 이유는 후속공정에서 형성되는 평탄화된 층간절연막(71), 예컨대 플로우된 BPSG막 내에 함유된 불순물이 부하저항(67) 내부로 침투하는 것을 방지하기 위함이다. 이어서, 상기 부하저항 보호막(69) 전면에 통상의 방법, 즉 CVD 방법으로 BPSG막을 형성하고, 상기 BPSG막을 800℃ 내지 900℃의 고온에서 플로우시키어 평탄화된 층간절연막(71)을 형성한다. 여기서, 상기 BPSG막 대신에 PSG막 또는 평탄화가 가능한 어떤 절연막으로도 평탄화된 층간절연막(71)을 형성하는 것이 가능하다.Referring to FIG. 9, a load resistance protective film 69, for example, an undoped oxide film USG, is formed on the entire surface of the resultant in which the load resistor 67 is formed. The reason for forming the load resistance protective film 69 as an undoped oxide film is that impurities contained in the planarized interlayer insulating film 71 formed in a subsequent process, for example, the flowed BPSG film, penetrate into the load resistor 67. To prevent this. Subsequently, a BPSG film is formed on the entire surface of the load resistance protective film 69 by a conventional method, that is, a CVD method, and the planarized interlayer insulating film 71 is formed by flowing the BPSG film at a high temperature of 800 ° C to 900 ° C. Here, instead of the BPSG film, it is possible to form the planarized interlayer insulating film 71 with the PSG film or any insulating film that can be planarized.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명에 따르면, 부하저항의 길이를 정확하게 조절할 수 있으므로, 안정된 셀 특성을 갖는 에스램 소자를 구현할 수 있다.As described above, according to the present invention, since the length of the load resistance can be precisely adjusted, an SRAM device having stable cell characteristics can be implemented.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970057249A KR19990035447A (en) | 1997-10-31 | 1997-10-31 | SRAM cell manufacturing method with load resistance |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970057249A KR19990035447A (en) | 1997-10-31 | 1997-10-31 | SRAM cell manufacturing method with load resistance |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990035447A true KR19990035447A (en) | 1999-05-15 |
Family
ID=66087105
Family Applications (1)
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990035447A (en) |
-
1997
- 1997-10-31 KR KR1019970057249A patent/KR19990035447A/en not_active Application Discontinuation
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