KR19990024431A - Analog Signal Multiplier - Google Patents
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Abstract
아날로그 신호 곱셈장치가 개시된다. 제1 전류 경로를 형성하는 제1 트랜지스터열과, 제2 전류 경로를 형성하는 제2 트랜지스터열과, 서로 병렬 연결된 제1 트랜지스터열 및 제2 트랜지스터열을 바이어싱하는 제1 바이어싱 수단과, 제3 전류 경로를 형성하는 제3 트랜지스터열과, 제4 전류 경로를 형성하는 제4 트랜지스터열과, 서로 병렬 연결된 제3 트랜지스터열 및 제4 트랜지스터열을 바이어싱하는 제2 바이어싱 수단 및 제3 전류와 제4 전류를 가산한 값과 제1 전류와 제2 전류를 가산한 값의 차를 증폭하고, 증폭된 값을 제1 아날로그 입력 신호와 제2 아날로그 입력 신호의 승산된 결과로서 출력하는 비교 및 증폭수단을 구비하고, 제1, 제2, 제3 및 제4 트랜지스터열들은 제1 및 제2 아날로그 신호의 공통 모드 전압 및 차동 모드 전압들에 상응하여 제1, 제2, 제3 및 제4 전류들을 흐르도록 하는 것을 특징으로 하고, 두개의 아날로그 신호들의 공통 모드 전압이 다르다 할지라도 간단한 회로 구조로 이 두 아날로그 신호들을 곱할 수 있는 효과가 있다.An analog signal multiplier is disclosed. A first biasing means for biasing a first transistor string forming a first current path, a second transistor string forming a second current path, a first transistor string and a second transistor string connected in parallel with each other, and a third current Second biasing means for biasing the third transistor string forming the path, the fourth transistor string forming the fourth current path, the third transistor string and the fourth transistor string connected in parallel with each other, and the third current and the fourth current. Comparing and amplifying means for amplifying a difference between a value obtained by adding a value and a value obtained by adding a first current and a second current, and outputting the amplified value as a multiplied result of the first analog input signal and the second analog input signal. The first, second, third and fourth transistor strings may flow the first, second, third and fourth currents corresponding to the common mode voltage and the differential mode voltages of the first and second analog signals. To do Even though the common mode voltages of the two analog signals are different, there is an effect that the two analog signals can be multiplied by a simple circuit structure.
Description
본 발명은 승산 회로에 관한 것으로서, 특히, 두개의 아날로그 신호들을 곱셈하는 아날로그 신호 곱셈 장치에 관한 것이다.TECHNICAL FIELD The present invention relates to multiplication circuits, and more particularly, to an analog signal multiplication apparatus for multiplying two analog signals.
두개의 아날로그 입력 신호를 승산하는 종래의 방법에는 여러가지가 있다. 그 중 일반적으로 사용되는 종래의 아날로그 신호 곱셈 장치는 1990년 6월 'H, Song 및 C. Kim'에 의해 An MOS Four-Quadrant Analog Multiplier Using Simple Two-input Squaring Circuits with Source Followers 라는 제목으로 Solid-State Circuits에 관한 IEEE 잡지의 vol. 25의 841 - 847 페이지에 개시되어 있다.There are several conventional methods of multiplying two analog input signals. Among them, a conventional analog signal multiplier commonly used is `` An MOS Four-Quadrant Analog Multiplier Using Simple Two-input Squaring Circuits with Source Followers '' in June 1990 by 'H, Song, and C. Kim'. IEEE magazine vol. On State Circuits. 25, pp. 841-847.
여기서, 개신된 종래의 아날로그 신호 곱셈 장치는 공통 모드의 직류 전압이 동일해야 할 뿐만 아니라, MOS 트랜지스터의 소스단에 한 쪽 신호를 전달하기 위해서는 불가피하게 소스-폴로워를 사용해야 하는 문제점이 있었다.Here, the conventional analog signal multiplication apparatus of the present invention has a problem in that the DC voltage of the common mode must be the same, and a source-follower must be used to transfer one signal to the source terminal of the MOS transistor.
본 발명이 이루고자 하는 기술적 과제는, 포화영역에서 동작하는 MOS 트랜지스터의 제곱 성분을 활용하여 두 아날로그 신호들을 곱하는 아날로그 신호 곱셈 장치를 제공하는데 있다.An object of the present invention is to provide an analog signal multiplication apparatus that multiplies two analog signals by using a square component of a MOS transistor operating in a saturation region.
도 1은 본 발명에 의한 아날로그 신호 곱셈 장치의 바람직한 일실시예의 회로도이다.1 is a circuit diagram of a preferred embodiment of an analog signal multiplication apparatus according to the present invention.
도 2a 내지 도 2c들은 도 1에 도시된 장치를 시뮬레이션한 결과이다.2A to 2C show the results of simulating the apparatus shown in FIG. 1.
상기 과제를 이루기 위한 본 발명에 의한 아날로그 신호 곱셈 장치는 제1 공통 모드 전압(Vc1)과 제1 아날로그 입력 신호(V1)의 절반값인 제1 차동 모드 전압을 가산한 값 및 제2 공통 모드 전압(Vc2)으로부터 제2 아날로그 입력 신호(V2)의 절반값인 제2 차동 모드 전압을 감산한 값과 각각 연결되는 게이트를 갖으며 서로 직렬 연결되어 제1 전류 경로를 형성하는 제1 트랜지스터열과, 상기 Vc1로부터 상기 제1 차동 모드 전압을 감산한 값 및 상기 Vc2와 상기 제2 차동 모드 전압을 가산한 값과 각각 연결되는 게이트를 갖으며 서로 직렬 연결되어 제2 전류 경로를 형성하는 제2 트랜지스터열과, 서로 병렬 연결된 상기 제1 트랜지스터열 및 상기 제2 트랜지스터열을 바이어싱하는 제1 바이어싱 수단과, 상기 Vc1와 상기 제1 차동 모드 전압을 가산한 값 및 상기 Vc2과 상기 제2 차동 모드 전압을 가산한 값과 각각 연결되는 게이트를 갖으며 서로 직렬 연결되어 제3 전류 경로를 형성하는 제3 트랜지스터열과, 상기 Vc1로부터 상기 제1 차동 모드 전압을 감산한 값 및 상기 Vc2로부터 상기 제2 차동 모드 전압을 감산한 값과 각각 연결되는 게이트를 갖으며 서로 직렬 연결되어 제4 전류 경로를 형성하는 제4 트랜지스터열과, 서로 병렬 연결된 상기 제3 트랜지스터열 및 상기 제4 트랜지스터열을 바이어싱하는 제2 바이어싱 수단 및 상기 제3 전류와 상기 제4 전류를 가산한 값과 상기 제1 전류와 상기 제2 전류를 가산한 값의 차를 증폭하고, 증폭된 값을 상기 제1 아날로그 입력 신호와 상기 제2 아날로그 입력 신호의 승산된 결과로서 출력하는 비교 및 증폭수단으로 구성되는 것이 바람직하다.In accordance with another aspect of the present invention, there is provided an analog signal multiplier according to an embodiment of the present invention, wherein a value obtained by adding a first differential mode voltage that is half of a first common mode voltage Vc1 and a first analog input signal V1 and a second common mode voltage are added. A first transistor array having gates connected to a value obtained by subtracting a second differential mode voltage, which is half of the second analog input signal V2 from Vc2, and connected in series with each other to form a first current path; A second transistor array having a gate connected to a value obtained by subtracting the first differential mode voltage from Vc1 and a value obtained by adding the Vc2 and the second differential mode voltage, and connected in series with each other to form a second current path; First biasing means for biasing the first transistor sequence and the second transistor sequence connected in parallel with each other, a value obtained by adding the Vc1 and the first differential mode voltage, and the phase of Vc2; A third transistor array having gates respectively connected to the sum of the second differential mode voltages and connected in series with each other to form a third current path, and a value obtained by subtracting the first differential mode voltage from Vc1 and Vc2; A fourth transistor string having a gate connected to a value obtained by subtracting the second differential mode voltage and connected in series to each other to form a fourth current path, and a third transistor string and a fourth transistor string connected in parallel to each other; A second biasing means for amplifying and amplifying a difference between a value obtained by adding the third current and the fourth current and a value obtained by adding the first current and the second current, and amplifying the first analog input It is preferably composed of a comparison and amplifying means for outputting the multiplied result of the signal and the second analog input signal.
이하, 본 발명에 의한 아날로그 신호 곱셈 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of an analog signal multiplication apparatus according to the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 의한 아날로그 신호 곱셈 장치의 바람직한 일실시예의 회로도로서, 제1, 제2, 제3 및 제4 트랜지스터열들(10, 12, 14 및 16), 제1 및 제2 바이어스부들(18 및 20) 및 비교 및 증폭부(30)로 구성된다.1 is a circuit diagram of a preferred embodiment of an analog signal multiplication apparatus according to the present invention, wherein the first, second, third and fourth transistor strings 10, 12, 14 and 16, and the first and second bias portions are shown in FIG. 18 and 20, and a comparison and amplification section 30.
도 1에 도시된 제1 트랜지스터열(10)은 서로 직렬 연결된 제1 NMOS 트랜지스터 및 제1 PMOS 트랜지스터들(N1 및 P1)로 구성된다. 즉, 제1 NMOS 트랜지스터(N1)는 제1 아날로그 입력 신호(V1)의 절반값인 제1 차동 모드 전압과 제1 공통 모드 전압(Vc1)의 합을 입력단자 IN1을 통해 게이트로 입력하고, 제1 바이어스부(18)로부터 공급되는 제1 바이어스 전류와 제1 PMOS 트랜지스터(P1)의 소스간에 연결되는 드레인 및 소스를 갖는다. 또한, 제1 PMOS 트랜지스터(P1)는 제2 공통 모드 전압(Vc2)으로부터 제2 아날로그 입력 신호(V2)의 절반값인 제2 차동 모드 전압을 감산한 값을 입력단자 IN2를 통해 게이트로 입력하고, 제1 NMOS 트랜지스터(N1)의 소스 및 기준 전위(Vss) 사이에 연결된 소스 및 드레인을 갖는다.The first transistor array 10 illustrated in FIG. 1 includes a first NMOS transistor and first PMOS transistors N1 and P1 connected in series with each other. That is, the first NMOS transistor N1 inputs the sum of the first differential mode voltage and the first common mode voltage Vc1, which are half of the first analog input signal V1, to the gate through the input terminal IN1. And a drain and a source connected between the first bias current supplied from the first bias unit 18 and the source of the first PMOS transistor P1. In addition, the first PMOS transistor P1 inputs a value obtained by subtracting the second differential mode voltage, which is half of the second analog input signal V2, from the second common mode voltage Vc2 to the gate through the input terminal IN2. And a source and a drain connected between the source and reference potential Vss of the first NMOS transistor N1.
한편, 제2 트랜지스터열(12)은 서로 직렬 연결된 제2 NMOS 트랜지스터 및 제2 PMOS 트랜지스터들(N2 및 P2)로 구성된다. 즉, 제2 NMOS 트랜지스터(N2)는 제1 공통 모드 전압(Vc1)으로부터 제1 차동 모드 전압을 감산한 값을 입력단자 IN3을 통해 게이트로 입력하고, 제1 바이어스부(18)로부터 공급되는 제1 바이어스 전류와 제2 PMOS 트랜지스터(P2)의 소스간에 연결되는 드레인 및 소스를 갖는다. 한편, 제2 PMOS 트랜지스터(P2)는 제2 공통 모드 전압(Vc2)과 제2 차동 모드 전압의 합을 입력단자 IN4를 통해 게이트로 입력하고, 제2 NMOS 트랜지스터(N2)의 소스 및 기준 전위(Vss) 사이에 연결된 소스 및 드레인을 갖는다.Meanwhile, the second transistor array 12 includes a second NMOS transistor and second PMOS transistors N2 and P2 connected in series with each other. That is, the second NMOS transistor N2 inputs a value obtained by subtracting the first differential mode voltage from the first common mode voltage Vc1 to the gate through the input terminal IN3, and is supplied from the first bias unit 18. And a drain and a source connected between the first bias current and the source of the second PMOS transistor P2. Meanwhile, the second PMOS transistor P2 inputs the sum of the second common mode voltage Vc2 and the second differential mode voltage to the gate through the input terminal IN4, and the source and reference potential of the second NMOS transistor N2 ( Vss) has a source and a drain connected between them.
또한, 제3 트랜지스터열(14)은 서로 직렬 연결된 제3 NMOS 트랜지스터 및 제3 PMOS 트랜지스터들(N3 및 P3)로 구성된다. 즉, 제3 NMOS 트랜지스터(N3)는 제1 공통 모드 전압(Vc1)과 제1 차동 모드 전압의 합을 입력단자 IN1을 통해 게이트로 입력하고, 제2 바이어스부(20)로부터 공급되는 제2 바이어스 전류와 제3 PMOS 트랜지스터(P3)의 소스간에 연결되는 드레인 및 소스를 갖는다. 한편, 제3 PMOS 트랜지스터(P3)는 제2 공통 모드 전압(Vc2)과 제2 차동 모드 전압의 합을 입력단자 IN4를 통해 게이트로 입력하고, 제3 NMOS 트랜지스터(N3)의 소스 및 기준 전위(Vss) 사이에 연결된 소스 및 드레인을 갖는다.In addition, the third transistor array 14 includes a third NMOS transistor and third PMOS transistors N3 and P3 connected in series with each other. That is, the third NMOS transistor N3 inputs the sum of the first common mode voltage Vc1 and the first differential mode voltage to the gate through the input terminal IN1, and the second bias supplied from the second bias unit 20. And a drain and a source connected between the current and the source of the third PMOS transistor P3. Meanwhile, the third PMOS transistor P3 inputs the sum of the second common mode voltage Vc2 and the second differential mode voltage to the gate through the input terminal IN4, and the source and reference potential of the third NMOS transistor N3 ( Vss) has a source and a drain connected between them.
제4 트랜지스터열(16)은 서로 직렬 연결된 제4 NMOS 트랜지스터 및 제4 PMOS 트랜지스터들(N4 및 P4)로 구성된다. 즉, 제4 NMOS 트랜지스터(N4)는 제1 공통 모드 전압(Vc1)으로부터 제1 차동 모드 전압을 감산한 값을 입력단자 IN3을 통해 게이트로 입력하고, 제2 바이어스부(20)로부터 공급되는 제2 바이어스 전류와 제4 PMOS 트랜지스터(P4)의 소스간에 연결되는 드레인 및 소스를 갖는다. 한편, 제4 PMOS 트랜지스터(P4)는 제2 공통 모드 전압(Vc2)으로부터 제2 차동 모드 전압을 감산한 값을 입력단자 IN2를 통해 게이트로 입력하고, 제4 NMOS 트랜지스터(N4)의 소스 및 기준 전위(Vss) 사이에 연결된 소스 및 드레인을 갖는다.The fourth transistor array 16 includes a fourth NMOS transistor and fourth PMOS transistors N4 and P4 connected in series with each other. That is, the fourth NMOS transistor N4 inputs a value obtained by subtracting the first differential mode voltage from the first common mode voltage Vc1 to the gate through the input terminal IN3, and is supplied from the second bias unit 20. And a drain and a source connected between the second bias current and the source of the fourth PMOS transistor P4. On the other hand, the fourth PMOS transistor P4 inputs the value obtained by subtracting the second differential mode voltage from the second common mode voltage Vc2 to the gate through the input terminal IN2, and the source and reference of the fourth NMOS transistor N4. It has a source and a drain connected between the potential Vss.
이 때, 제1 바이어스부(18)는 제5 PMOS 트랜지스터(P5)로 구현되고, 바이어스 전압(BIAS)에 응답하여 제1 및 제2 트랜지스터열들(10 및 12)에 바이어스 전류를 공급하고, 제2 바이어스부(20)는 제6 PMOS 트랜지스터(P6)로 구현되고, 바이어스 전압(BIAS)에 응답하여 제3 및 제4 트랜지스터열들(14 및 16)에 바이어스 전류를 공급한다.In this case, the first bias unit 18 is implemented as a fifth PMOS transistor P5, and supplies a bias current to the first and second transistor columns 10 and 12 in response to the bias voltage BIAS. The second bias unit 20 is implemented with a sixth PMOS transistor P6 and supplies a bias current to the third and fourth transistor columns 14 and 16 in response to the bias voltage BIAS.
상기 구성을 통한 제1, 제2, 제3 및 제4 트랜지스터열들(10, 12, 14 및 16)에 각각 흐르는 제1, 제2, 제3 및 제4 전류들(I1, I2, I3 및 I4)은 다음 수학식 1 및 수학식 2와 같이 표현되는 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 포화영역에서 동작할 때의 전류(IDS)-전압(VGS) 관계식들을 이용하여 다음 수학식 3과 같이 구할 수 있다.The first, second, third and fourth currents I1, I2, I3 and flowing through the first, second, third and fourth transistor strings 10, 12, 14 and 16 through the above configuration, respectively. I4) is represented by Equation 3 by using the current (I DS ) -voltage (V GS ) relations when the NMOS transistor and the PMOS transistor operate in the saturation region represented by Equations 1 and 2, respectively. You can get it.
여기서, IDSN은 NMOS 트랜지스터가 포화영역에서 동작할 때, 드레인으로부터 소스로 흐르는 전류를 나타내고, VGS는 게이트-소스간 전압을 나타내고, VTN은 NMOS 트랜지스터의 문턱 전압을 나타내고, W/L은 외형비를 나타내고, KN'는 비례상수를 나타낸다.Where I DSN represents the current flowing from the drain to the source when the NMOS transistor is operating in the saturation region, V GS represents the gate-source voltage, V TN represents the threshold voltage of the NMOS transistor, and W / L Appearance ratio is shown and KN 'shows a proportionality constant.
여기서, IDSP은 PMOS 트랜지스터가 포화영역에서 동작할 때, 드레인으로부터 소스로 흐르는 전류를 나타내고, VGS는 게이트-소스간 전압을 나타내고, VTP은 PMOS 트랜지스터의 문턱 전압을 나타내고, W/L은 외형비를 나타내고, KP'는 비례상수를 나타낸다.Here, I DSP represents the current flowing from the drain to the source when the PMOS transistor operates in the saturation region, V GS represents the gate-source voltage, V TP represents the threshold voltage of the PMOS transistor, and W / L Appearance ratio is shown and KP 'shows a proportionality constant.
여기서, VC1은 제1 공통 모드 전압을 나타내고, VC2는 제2 공통 모드 전압을 나타내고, V1은 제1 아날로그 입력 신호를 나타내고, V2는 제2 아날로그 입력 신호를 나타내고, VGSP1, VGSP2, VGSP3및 VGSP4들은 각각 해당하는 트랜지스터(P1, P2, P3 및 P4)의 게이트- 소스간 전압을 각각 나타낸다.Here, V C1 denotes a first common mode voltage, V C2 is the second represents the common-mode voltage, V1 represents the first analog input signal, V2 represents the second analog input signal, V GSP1, V GSP2, V GSP3 and V GSP4 represent the gate-source voltage of the corresponding transistors P1, P2, P3 and P4, respectively.
다음 수학식 4 및 다음 수학식 5과 같은 가정하에서,Under the same assumption as Equation 4 and Equation 5,
수학식 3은 다음 수학식 6와 같이 표현된다.Equation 3 is expressed as Equation 6 below.
한편, 비교 및 증폭부(30)는 제3 전류(I3)와 제4 전류(I4)의 합으로부터 제1 전류(I1)와 제2 전류(I2)의 합을 감산하고, 감산된 결과를 소정수배 증폭하고, 증폭된 값을 제1 및 제2 아날로그 신호들의 승산된 결과(Vout)로서 출력한다. 즉, 도 1에 도시된 비교 및 증폭부(30)는 저항들 및 연산 증폭기(40)로 구성되어, 다음 수학식 7과 같이 표현되는 승산된 결과(Vout)를 출력한다.On the other hand, the comparison and amplification unit 30 subtracts the sum of the first current I1 and the second current I2 from the sum of the third current I3 and the fourth current I4, and subtracts the subtracted result. It is multiplied by several times and outputs the amplified value as the multiplied result Vout of the first and second analog signals. That is, the comparison and amplification unit 30 shown in FIG. 1 is composed of resistors and an operational amplifier 40, and outputs a multiplied result Vout expressed by Equation 7 below.
여기서, 4R·KN은 상수이므로, 출력 전압(Vout)은 제1 아날로그 입력 신호와 제2 아날로그 입력 신호를 곱셈한 값에 비례함을 알 수 있다.Here, since 4R · K N is a constant, it can be seen that the output voltage Vout is proportional to a value obtained by multiplying the first analog input signal by the second analog input signal.
도 2a 내지 도 2c들은 도 1에 도시된 장치를 시뮬레이션한 결과로서, 도 2 a는 제1 아날로그 입력 신호에 해당하는 캐리어 신호의 파형도를, 도 2b는 제2 아날로그 입력 신호에 해당하는 변조된 신호의 파형도를, 도 2c는 제1 아날로그 입력 신호와 제2 아날로그 입력 신호를 승산한 결과의 파형도를 각각 나타낸다.2A to 2C are simulation results of the apparatus shown in FIG. 1, FIG. 2A is a waveform diagram of a carrier signal corresponding to a first analog input signal, and FIG. 2B is a modulated signal corresponding to a second analog input signal. Fig. 2C shows a waveform diagram of the signal, and the waveform diagram of the result of multiplying the first analog input signal and the second analog input signal, respectively.
즉, 도 1에 도시된 장치는 도 2a에 도시된 제1 아날로그 입력 신호(V1)와 도 2b에 도시된 제2 아날로그 입력 신호(V2)를 승산하고, 도 2c에 도시된 승산된 결과를 출력한다.That is, the apparatus shown in FIG. 1 multiplies the first analog input signal V1 shown in FIG. 2A by the second analog input signal V2 shown in FIG. 2B, and outputs the multiplied result shown in FIG. 2C. do.
이상에서 설명한 바와 같이, 본 발명에 의한 아날로그 신호 곱셈장치는 MOS 트랜지스터가 포화영역에서 동작할 때 드레인-소스간 전류와 게이트 소스간 전압간의 제곱 성분을 활용하여 두개의 아날로그 신호들의 공통 모드 전압이 다르다 할지라도 간단한 회로 구조로 이 두 아날로그 신호들을 곱할 수 있는 효과가 있다.As described above, the analog signal multiplier according to the present invention differs in the common mode voltages of the two analog signals by utilizing the square component between the drain-source current and the gate-source voltage when the MOS transistor operates in a saturation region. However, the simple circuit structure has the effect of multiplying these two analog signals.
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