KR19990023415A - Flip-flop Circuit and Circuit Design System - Google Patents

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KR19990023415A
KR19990023415A KR1019980031999A KR19980031999A KR19990023415A KR 19990023415 A KR19990023415 A KR 19990023415A KR 1019980031999 A KR1019980031999 A KR 1019980031999A KR 19980031999 A KR19980031999 A KR 19980031999A KR 19990023415 A KR19990023415 A KR 19990023415A
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circuit
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KR1019980031999A
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Inventor
이치로 구마타
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이데이 노부유끼
소니 가부시끼 가이샤
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Abstract

펄스발생회로(10)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10)는, 클록신호 CK에 동기하여 폭이 좁은 포지티브와 네거티브의 펄스 CKP, XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭은 입력단자 D에 입력된 신호를 각각의 플립플롭 내부로 받아들이고, 펄스 CKP가 로레벨의 사이로 받아들여진 신호를 유지하여 출력단자 Q에 출력하므로, 1개의 기본셀내에 펄스발생회로와 그 부하(負荷)로 되는 래치회로가 포함되어 있어, 자동배치배선으로 세트업이나 홀드타임이 변동하지 않고, 오동작의 발생을 회피할 수 있다.The pulse generation circuit 10 and the through latch 20 composed of the flip-flops L1 to L4 are registered as basic cells of the cell base system and used for the LSI design. The pulse generating circuit 10 generates narrow positive and negative pulses CKP and XCKP in synchronization with the clock signal CK, and supplies them to the flip-flops L1 to L4. When the pulse CKP is high level, each flip-flop is Since the signal inputted to the input terminal D is received inside each flip-flop and the pulse CKP is held at the low level, the signal is held and outputted to the output terminal Q. Therefore, the pulse generating circuit and its load are stored in one basic cell. A latch circuit is included, so that automatic setup wiring does not change the set-up or hold time, thereby preventing the occurrence of malfunction.

Description

플립플롭회로 및 회로설계시스템Flip-flop Circuit and Circuit Design System

본 발명은, 플립플롭회로, 특히 레이아웃면적의 삭감, 저소비전력화 및 고속화를 실현 가능한 플립플롭회로 및 그것을 사용한 회로설계시스템에 관한 것이다.The present invention relates to a flip-flop circuit, in particular a flip-flop circuit capable of realizing a reduction in layout area, low power consumption, and high speed, and a circuit design system using the same.

종래의 D플립플롭의 일구성예를 도 33에 나타내고 있다. 도시한 바와 같이, 본예의 D플립플롭 D-FF는 마스터와 스레이브의 2개의 스루래치(through latch) MST와 SLV를 종렬접속하여 구성되어 있다. 도 34는 그 동작의 타이밍차트를 나타내고 있다. 도시한 바와 같이, 마스터스루래치 MST와 슬레이브스루래치 SLV에 각각 클록신호 CK와 그 반전신호 XCK가 주어지고, 클록신호의 에지 부근, 즉 세트업타임 TS와 홀드타임 TH로 규정되는 기간의 데이터가 판독되어, 유지된다.A configuration example of a conventional D flip flop is shown in FIG. As shown in the drawing, the D flip-flop D-FF of this embodiment is configured by connecting two through latches MST and SLV of a master and a slave in parallel. Fig. 34 shows a timing chart of the operation. As shown in the figure, the clock signal CK and its inverted signal XCK are given to the master through latch MST and the slave through latch SLV, respectively, and the data of the period defined by the edge of the clock signal, that is, the set-up time T S and the hold time T H , respectively. Is read and maintained.

본래 1비트의 정보를 기억하는 데에는 스루래치 1개로 되지만, 클록의 에지에서 데이터를 받아들이는 기능을 실현하기 위해 마스터스루래치 MST와 슬레이브스루래치 SLV의 2개의 스루래치가 사용되고 있다.Originally, a single latch is used to store one bit of information, but two through latches, a master through latch MST and a slave through latch SLV, are used to realize a function of receiving data at the edge of the clock.

상기한 D플립플롭 D-FF는 셀화하기 쉽고, 타이밍설계도 하기 쉬우므로, 셀베이스방식으로 LSI설계에 있어서 많이 사용되고 있다.Since the D flip-flop D-FF is easy to cellize and easy to design timing, the D flip-flop D-FF is frequently used in the LSI design by the cell base method.

또, 동기이네이블기능이 필요한 경우는 통상 도 35에 나타낸 바와 같이 D플립플롭 D-FF의 D입력의 전에 실렉터(selector) S를 부가하고, 이네이블신호 EN이 이네이블상태의 때만 입력데이터 Din을 D플립플롭 D-FF의 D입력에 전하고, 이네이블신호 EN이 디스에이블(disable)상태의 때에는 D플립플롭 D-FF의 출력 Q를 D플립플롭의 D입력으로 피드백함으로써 실현한다.When the synchronous enable function is required, as shown in FIG. 35, a selector S is added before the D input of the D flip-flop D-FF, and the input data D in only when the enable signal EN is enabled. Is transmitted to the D input of the D flip-flop D-FF, and the output Q of the D flip-flop D-FF is fed back to the D input of the D flip-flop when the enable signal EN is disabled.

한편, 도 36에 나타낸 바와 같은 귀환회로를 사용한 펄스발생회로에서 원래의 클록으로부터 좁은 펄스를 만들고, 이것으로 도 37과 같은 스루래치를 복수 구동하여, 펄스를 충분히 좁게 함으로써, 1개의 스루래치로 종래의 D플립플롭과 동일하게 클록에지 부근에서의 데이터의 받아들이기동작을 행하는 것이 가능하다.On the other hand, in the pulse generation circuit using the feedback circuit as shown in Fig. 36, a narrow pulse is generated from the original clock, and a plurality of through latches as shown in Fig. 37 are driven thereby, and the pulses are narrowly narrowed. In the same way as the D flip-flop, it is possible to perform the data receiving operation near the clock edge.

또 펄스생성을 동기이네이블신호 EN을 래치한 신호 SEN으로 제어하여 동기이네이블기능을 실현하고 있다.In addition, the synchronous enable function is realized by controlling the pulse generation by the signal S EN which latches the synchronous enable signal EN.

다만, 이와 같은 수법은 타이밍검증이나 동작보증의 문제로부터, 풀커스텀(full custom)설계의 데어터패스(path)부와 같은 플립플롭간의 신호전반(傳搬)지연이 파악되기 쉽고, 또한 컨트롤하기 쉬운 부분에만 사용되어 왔다.However, this technique makes it easy to grasp the signal propagation delay between flip-flops, such as a data path part of a full custom design, from timing verification or operation guarantee problems. Has been used only in parts.

그런데, 전술한 종래의 D플립플롭은, 1비트의 기억에 2개의 스루래치를 사용하므로, 레이아웃면적 및 소비전력이 크고, 세트업타임 TS도 길다.By the way, the above-described conventional D flip-flop uses two through latches for one bit of storage, so that the layout area and power consumption are large, and the set-up time T S is long.

비동기클리어나 비동기프리세트기능을 부가하는 경우에는, 마스터와 슬레이브의 2개의 스루래치 양쪽에 클리어 또는 프리세트의 기능을 붙일 필요가 있다. 또, 동기이네이블을 실렉터 부가로 실현하는 경우는 더욱 레이아웃면적 및 소비전력의 증가를 초래하고, 또한 세트업타임이 악화된다고 하는 불이익이 있다.When adding an asynchronous clear or asynchronous preset function, it is necessary to attach a clear or preset function to both the master and slave through-throw. In addition, in the case of realizing the synchronous enable with the selector, there is a disadvantage that the layout area and power consumption are further increased, and the set-up time is deteriorated.

한편, 클록신호로부터 좁은 펄스를 생성하고, 스루래치에 공급하여 D플립플롭과 등가(等價)의 동작을 실현하는 방법은, 1개의 펄스발생회로에서 복수의 스루래치를 구동하면, 회로규모 및 소비전력의 저감, 세트업타임의 개선이 도모되고, 또, 동기이네이블기능에 대해서도 동일하게 개선된다.On the other hand, a method of generating a narrow pulse from a clock signal and supplying it to the through latch to realize an operation equivalent to the D flip-flop is performed by driving a plurality of through latches in one pulse generation circuit. The power consumption can be reduced and the set-up time can be improved, and the synchronization enable function can be similarly improved.

그러나 이와 같은 좁은 펄스를 이용하여, 스루래치를 D플립플롭의 대신에 사용하는 방법은 풀커스텀적인 LSI설계수법의 데이터패스부에서 사용한다고 하는 것이 종래의 상식이었다.However, it was common knowledge that a method using the narrow latch instead of the D flip flop is used in the data path portion of the full custom LSI design method.

왜냐 하면, 보다 게이트당의 설계공수가 적게 끝나는 셀베이스방식에서의 LSI설계에 사용하는 경우는, 회로를 기본셀로 분할하고, 이들 기본셀의 배치배선을 자동배치배선 CAD에서 행하므로, 엄밀한 부하용량이나 배선거리의 컨트롤이 어렵다.This is because when using for cell-based LSI design, which requires less design work per gate, the circuit is divided into basic cells, and the arrangement of these basic cells is performed by automatic layout wiring CAD. Control of wiring distance is difficult.

따라서, 예를 들면 펄스발생회로와 스루래치를 따로따로의 기본셀로서 준비하고, 그들을 자동배치배선하여 접속하면, 배선부하가 분산되므로 펄스폭 부족 등에 의한 오동작의 가능성이 높아진다.Therefore, for example, if the pulse generating circuit and the through latch are prepared as separate basic cells, and they are automatically arranged and connected, the wiring load is dispersed, which increases the possibility of malfunction due to insufficient pulse width.

오동작을 방지하기 위해 펄스발생회로와 스루래치를 동일셀내에 배치하여 각부의 부하를 고정한 경우라도, 도 36에 나타낸 펄스발생회로에서는, 원래의 클록신호 CK의 상승으로부터 스루래치를 구동하는 펄스 CKP, XCKP의 종료까지의 지연, 즉 도 38의 d3이 게이트 G2, G3, G4, G5의 지연총계의 약 2배로 되므로 크고, 그 결과로서 전체를 종래의 D플립플롭과 등가의 셀로서 이용하는 경우, 원래의 클록신호 CK로부터 보아, 데이터를 받아들이는 데에 필요한 홀드타임이 커져 대규모 LSI설계가 곤란하게 된다.Even in the case where the pulse generating circuit and the through latch are placed in the same cell in order to prevent a malfunction, the load of each part is fixed. In the pulse generating circuit shown in Fig. 36, the pulse CKP for driving the through latch from the rise of the original clock signal CK, The delay until the end of XCKP, i.e., d3 in FIG. 38 is approximately twice the delay total of the gates G2, G3, G4, and G5, and as a result, when the whole is used as a cell equivalent to a conventional D flip-flop, From the clock signal CK, the hold time required to receive the data becomes large, making a large-scale LSI design difficult.

반대로 세트업타임은 펄스발생회로의 지연(도 38의 d1)에 의해 감소하고, 경우에 따라서는 마이너스의 값으로 된다. 그 경우에 게이트레벨시뮬레이터(gate level simulator)나 스태틱타이밍애널라이저(static timing analyzer)에서는 마이너스의 세트업이 잘 취급될 수 없는 경우가 많아, 최고동작주파수 등을 견적하는 경우에 정확한 값이 얻어지지 않는다고 하는 문제가 일어난다.On the contrary, the set-up time decreases due to the delay of the pulse generating circuit (d1 in FIG. 38), and in some cases becomes a negative value. In that case, the gate level simulator or the static timing analyzer is often not able to handle negative set-ups well, so that accurate values are not obtained when estimating the maximum operating frequency. The problem arises.

또, 도 36의 회로에서는 펄스생성의 피드백루프내와 동기이네이블기능을 위한 래치에 다이나믹한 회로를 사용하고 있으므로 원래의 클록신호 CK의 하이레벨기간에서 노드 ND1과 노드 ND2가 하이임피던스상태로 값을 유지하므로, 클록신호 CK의 하이레벨기간의 길이에 제한이 있다. 이것을 스태틱화한 경우는 회로규모가 증대한다.In the circuit of Fig. 36, a dynamic circuit is used in the feedback loop of the pulse generation and the latch for the synchronous enable function, so that the node ND1 and the node ND2 are set to the high impedance state in the high level period of the original clock signal CK. Therefore, the length of the high level period of the clock signal CK is limited. If this is made static, the circuit size increases.

본 발명은, 이러한 사정을 감안하여 이루어진 것이고, 그 목적은, 펄스발생회로와 스루래치를 사용함에도 불구하고, 셀베이스방식에서의 이용이 용이하고, 종래의 D플립플롭과 치환이 가능하고, 또한 소면적, 저소비전력, 고속의 셀을 제공하는 것에 있다.The present invention has been made in view of the above circumstances, and an object thereof is easy to use in a cell base system, and can be replaced with a conventional D flip-flop, despite the use of a pulse generating circuit and a through latch. It is to provide a small area, low power consumption, and high speed cells.

도 1은 본 발명에 관한 플립플롭회로의 제1의 실시형태를 나타낸 회로도.1 is a circuit diagram showing a first embodiment of a flip-flop circuit according to the present invention.

도 2는 펄스발생회로의 구성예를 나타낸 회로도.2 is a circuit diagram showing an example of the configuration of a pulse generating circuit.

도 3은 펄스발생회로를 구성하는 NAND게이트 G4의 구성을 나타낸 회로도.3 is a circuit diagram showing a configuration of a NAND gate G4 constituting a pulse generating circuit.

도 4는 플립플롭의 구성예를 나타낸 회로도.4 is a circuit diagram showing a configuration example of a flip-flop.

도 5는 플립플롭회로의 동작타이밍차트.5 is an operation timing chart of a flip-flop circuit.

도 6은 본 발명에 관한 플립플롭회로의 제2의 실시형태를 나타낸 회로도.Fig. 6 is a circuit diagram showing a second embodiment of the flip flop circuit according to the present invention.

도 7은 제2의 실시형태에 있어서의 펄스발생회로의 회로도.Fig. 7 is a circuit diagram of a pulse generating circuit in the second embodiment.

도 8은 제2의 실시형태에 있어서의 플립플롭의 동작타이밍차트.8 is an operation timing chart of a flip-flop in the second embodiment.

도 9는 본 발명에 관한 플립플롭회로의 제3의 실시형태를 나타낸 회로도.9 is a circuit diagram showing a third embodiment of the flip-flop circuit according to the present invention.

도 10은 제3의 실시형태에 있어서의 펄스발생회로의 회로도.Fig. 10 is a circuit diagram of a pulse generating circuit in the third embodiment.

도 11은 본 발명에 관한 플립플롭회로의 제4의 실시형태를 나타낸 회로도.Fig. 11 is a circuit diagram showing a fourth embodiment of the flip flop circuit according to the present invention.

도 12는 제4의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.12 is a circuit diagram showing an example of the configuration of a flip-flop in the fourth embodiment.

도 13은 제4의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.Fig. 13 is a circuit diagram showing another example of the configuration of a flip-flop in the fourth embodiment.

도 14는 본 발명에 관한 플립플롭회로의 제5의 실시형태를 나타낸 회로도.Fig. 14 is a circuit diagram showing a fifth embodiment of the flip flop circuit according to the present invention.

도 15는 제5의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.Fig. 15 is a circuit diagram showing an example of the configuration of a flip-flop in a fifth embodiment.

도 16은 제5의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.Fig. 16 is a circuit diagram showing another example of the configuration of a flip-flop in the fifth embodiment.

도 17은 본 발명에 관한 플립플롭회로의 제6의 실시형태를 나타낸 회로도.17 is a circuit diagram showing a sixth embodiment of a flip-flop circuit according to the present invention.

도 18은 제6의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.18 is a circuit diagram showing an example of the configuration of a flip-flop in the sixth embodiment.

도 19는 제6의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.Fig. 19 is a circuit diagram showing another example of the configuration of a flip-flop in the sixth embodiment.

도 20은 본 발명에 관한 플립플롭회로의 제7의 실시형태를 나타낸 회로도.20 is a circuit diagram showing a seventh embodiment of a flip-flop circuit according to the present invention.

도 21은 제7의 실시형태에 있어서의 플립플롭의 일구성예를 나타낸 회로도.Fig. 21 is a circuit diagram showing an example of the configuration of a flip-flop in the seventh embodiment.

도 22는 제7의 실시형태에 있어서의 플립플롭의 다른 구성예를 나타낸 회로도.Fig. 22 is a circuit diagram showing another example of the configuration of a flip-flop in the seventh embodiment.

도 23은 본 발명에 관한 플립플롭회로의 제8의 실시형태를 나타낸 회로도.23 is a circuit diagram showing an eighth embodiment of a flip-flop circuit according to the present invention.

도 24는 제8의 실시형태에 있어서의 펄스발생회로의 회로도.Fig. 24 is a circuit diagram of a pulse generating circuit in the eighth embodiment.

도 25는 본 발명에 관한 플립플롭회로의 제9의 실시형태를 나타낸 회로도.25 is a circuit diagram showing a ninth embodiment of a flip-flop circuit according to the present invention.

도 26은 제9의 실시형태에 있어서의 펄스발생회로의 회로도.Fig. 26 is a circuit diagram of a pulse generating circuit in a ninth embodiment.

도 27은 본 발명에 관한 플립플롭회로의 제10의 실시형태의 회로도이고, 스루모드부착 펄스구동플립플롭을 사용한 초기화 회로의 회로도.Fig. 27 is a circuit diagram of a tenth embodiment of a flip-flop circuit according to the present invention, and a circuit diagram of an initialization circuit using a pulse drive flip flop with a through mode.

도 28은 본 발명에 관한 플립플롭회로의 제11의 실시형태의 회로도이고, 스루모드부착 펄스구동플립플롭을 사용한 테스트회로의 회로도.Fig. 28 is a circuit diagram of an eleventh embodiment of a flip-flop circuit according to the present invention, and a circuit diagram of a test circuit using a pulse driving flip flop with through mode.

도 29는 본 발명에 관한 플립플롭회로의 제12의 실시형태를 나타낸 회로도.Fig. 29 is a circuit diagram showing a twelfth embodiment of a flip-flop circuit according to the present invention.

도 30은 제12의 실시형태에 있어서의 펄스발생회로의 회로도.30 is a circuit diagram of a pulse generating circuit in a twelfth embodiment;

도 31은 제12의 실시형태에 있어서의 플립플롭의 회로도.Fig. 31 is a circuit diagram of a flip flop in a twelfth embodiment.

도 32는 본 발명에 관한 플립플롭회로의 제13의 실시형태의 회로도이고, 다이나믹래치부착 플립플롭의 구성도.32 is a circuit diagram of a thirteenth embodiment of a flip-flop circuit according to the present invention, and is a block diagram of a flip-flop with a dynamic latch.

도 33은 종래의 D플립플롭의 구성을 나타낸 회로도.Fig. 33 is a circuit diagram showing the structure of a conventional D flip-flop.

도 34는 종래의 D플립플롭의 동작타이밍도.Fig. 34 is an operation timing diagram of a conventional D flip flop.

도 35는 종래의 동기(同期)이네이블부착 D플립플롭의 회로도.Fig. 35 is a circuit diagram of a conventional flip-flop D flip flop.

도 36은 종래의 펄스구동플립플롭의 펄스발생회로의 회로도.36 is a circuit diagram of a pulse generation circuit of a conventional pulse drive flip flop.

도 37은 종래의 펄스구동플립플롭의 래치회로의 회로도.Fig. 37 is a circuit diagram of a latch circuit of a conventional pulse drive flip flop.

도 38은 래치회로의 동작타이밍도.Fig. 38 is an operation timing diagram of the latch circuit.

도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings

10,10a,10b,10c,10d,10e : 펄스발생회로10,10a, 10b, 10c, 10d, 10e: pulse generating circuit

20,20a,20b,20c,20d,20e : 플립플롭20,20a, 20b, 20c, 20d, 20e: flip flop

L1,L1a,L1b,L1c,L1d,L1e : 플립플롭L1, L1a, L1b, L1c, L1d, L1e: flip flop

G1,G2,G3 : 지연게이트 G4 : NAND게이트G1, G2, G3: Delay gate G4: NAND gate

G5 : 인버터 LG1,LG2,LG3,LG4 : 인버터G5: Inverter LG1, LG2, LG3, LG4: Inverter

TG1,TG2 : 트랜스퍼게이트 AND1,…,ANDy : AND게이트TG1, TG2: transfergate AND1,... ANDy: AND gate

DFF1,…,DFFx,DFF11,DFF12,…,DFF1x,DFF21,DFF22,…,DFF2y : D플립플롭DFF1,… , DFFx, DFF11, DFF12,... , DFF1x, DFF21, DFF22,... , DFF2y: D flip flop

PFF11,…,PFF1n,PFF21,…,PFF2n,PFF31,…,PFF3n,PFF41,…,PFF4n : 펄스구동플립플롭PFF11,... , PFF1n, PFF21,... , PFF2n, PFF31,... , PFF3n, PFF41,... PFF4n: Pulse driven flip flop

100,110,120,130,140 : 조합회로 DLT : 다이나믹래치100,110,120,130,140: Combination Circuit DLT: Dynamic Latch

VDD: 전원전압, 훙 : 접지전위V DD : Power supply voltage, Hung: Ground potential

상기 목적을 달성하기 위해, 본 발명의 플립플롭회로는, 외부로부터 입력된 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와, 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.In order to achieve the above object, the flip-flop circuit of the present invention is a flip-flop circuit for holding and outputting an input signal according to a clock signal input from the outside, and generating a pulse having a predetermined width according to the clock signal. And at least one latch circuit for holding the input signal and outputting the held signal by the input timing of the pulse generated by the pulse generating circuit.

또, 본 발명에서는, 바람직하게는 상기 펄스발생회로는, 외부로부터의 동작제어신호에 따라 동작/정지상태가 제어되고, 상기 펄스발생회로는, 외부로부터의 모드제어신호에 따라, 상기 클록신호 또는 생성된 상기 펄스의 어느 하나를 상기 래치회로에 공급한다. 또한, 상기 펄스발생회로는, 외부로부터의 상태제어신호에 따라, 상기 펄스의 발생을 정지시킴으로써, 상기 래치회로의 새로운 신호입력을 저지하여, 상기 출력신호를 소정의 레벨로 유지한다.Further, in the present invention, preferably, the pulse generation circuit is controlled in operation / stop state in accordance with an operation control signal from the outside, and the pulse generation circuit is configured to perform the clock signal or One of the generated pulses is supplied to the latch circuit. In addition, the pulse generating circuit stops the generation of the pulse in accordance with a state control signal from the outside, thereby inhibiting a new signal input of the latch circuit, and maintains the output signal at a predetermined level.

또, 본 발명의 플립플롭회로는, 외부로부터 입력된 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서, 상기 클록신호를 소정의 시간만큼 지연하여, 지연클록신호를 출력하는 지연회로와, 상기 클록신호와 상기 지연클록신호에 따라, 소정의 논리연산을 행하고, 상기 지연회로의 지연시간에 따른 폭을 가지는 펄스를 생성하는 논리회로와, 상기 논리회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.Further, the flip-flop circuit of the present invention is a flip-flop circuit for holding and outputting an input signal in accordance with a clock signal input from the outside, and delaying the clock signal by a predetermined time and outputting a delay clock signal. And a logic circuit for performing a predetermined logic operation according to the clock signal and the delay clock signal, and generating a pulse having a width corresponding to the delay time of the delay circuit, and an input timing of the pulse generated by the logic circuit. At least one latch circuit for holding the input signal and outputting the held signal.

또 본 발명에서는, 바람직하게는 상기 지연회로는, 홀수개, 예를 들면 3개의 인버터가 직렬접속하여 구성되고, 상기 논리회로는, 상기 클록신호와 상기 지연클록신호의 반전논리적(反轉論理積) 또는 논리적 또는 그 양쪽을 출력하는 논리회로에 의해 구성되어 있다.In the present invention, preferably, the delay circuit is configured by connecting an odd number of inverters, for example, three inverters in series, and the logic circuit is inverted logic of the clock signal and the delay clock signal. ) Or a logic circuit that outputs logical or both.

또, 본 발명에서는, 바람직하게는 상기 래치회로는, 상기 펄스기간중에, 상기 입력신호를 내부의 기억노드에 입력하는 제1의 게이트와, 상기 펄스기간 이외의 때, 귀환루프(loop)를 형성하여, 상기 기억노드의 신호를 유지시키는 제2의 게이트와를 가지고, 또, 상기 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 가진다.Further, in the present invention, preferably, the latch circuit forms a first gate for inputting the input signal to an internal storage node during the pulse period, and a feedback loop during the pulse period other than the pulse period. And a second gate for holding a signal of the storage node and connected to an input terminal of the latch circuit, and accepting the input signal at a level change edge at the start of the pulse period. It has a dynamic latch circuit for holding the received signal during the pulse period.

또한, 본 발명은, 최소한 1개의 단위셀을 사용하여, 원하는 회로시스템을 구축하는 회로설계시스템으로서, 상기 단위셀은, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와, 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 외부로부터의 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로를 가진다.In addition, the present invention provides a circuit design system for constructing a desired circuit system using at least one unit cell, the unit cell comprising: a pulse generating circuit for generating a pulse having a predetermined width in accordance with the clock signal; And at least one latch circuit for holding an input signal from the outside with the input timing of the pulse generated by the pulse generating circuit and outputting the held signal.

본 발명에 의하면, 외부로부터 입력된 클록신호에 따라, 예를 들면, 클록신호의 상승에지에 맞추어, 펄스발생회로에 의해 소정의 폭을 가지는 펄스가 생성되고, 당해 펄스에 의해 소수의 래치회로가 구동된다. 각 래치회로에 의해, 상기 펄스의 입력타이밍에 동기하여 각각 외부로부터의 입력신호가 유지되고, 출력된다.According to the present invention, a pulse having a predetermined width is generated by the pulse generating circuit in accordance with, for example, the rising edge of the clock signal, and a few latch circuits are generated by the pulse. Driven. Each latch circuit holds and outputs an external input signal in synchronization with the input timing of the pulse.

상기 펄스발생회로에 의해 구동되고 있는 래치회로의 수가, 상기 펄스발생회로의 부하능력 등을 고려하여, 생성된 펄스의 파형변형이 생기지 않는 정도로, 예를 들면, 8개 이하로 제한되어 있다. 또한, 상기 펄스발생회로는, 외부로부터의 동작제어신호, 예를 들면, 동작/정지상태가 제어되고, 또한, 모드제어신호에 따라, 생성된 펄스 또는 클록신호 그대로 각 래치회로에 공급되고, 각각 상이한 동작모드에 따라, 각각의 래치회로를 구동한다.The number of latch circuits driven by the pulse generating circuit is limited to, for example, 8 or less, to the extent that waveform deformation of the generated pulse does not occur in consideration of the load capability of the pulse generating circuit and the like. In addition, the pulse generating circuit is supplied with an operation control signal from the outside, for example, an operation / stop state, and supplied to each latch circuit as it is, in accordance with the mode control signal, as a generated pulse or clock signal. Each latch circuit is driven according to a different operation mode.

또한, 본 발명의 회로설계시스템에서는, 펄스발생회로와, 당해 펄스발생회로로부터의 펄스에 의해 구동되는 소수의 래치회로를 1개의 단위셀로서 회로설계에 사용한다.In the circuit design system of the present invention, a pulse generating circuit and a few latch circuits driven by pulses from the pulse generating circuit are used for circuit design as one unit cell.

본 발명의 펄스발생회로는 귀환회로나 여분의 버퍼를 포함하지 않는 구성이므로 사이즈가 작다. 그러므로 펄스발생회로와 소수의 래치회로를 1개의 단위셀로 하여 그만큼 사이즈가 커지지 않으므로, 셀베이스방식의 자동배치배선소프트웨어로 용이하게 이용할 수 있다.The pulse generating circuit of the present invention is small in size because it does not include a feedback circuit or an extra buffer. Therefore, since the pulse generating circuit and the few latch circuits are used as one unit cell, the size thereof is not increased so that it can be easily used by the cell-based automatic layout wiring software.

또 펄스발생회로가 구동하는 래치의 수를 8개 이하로 제한함으로써 펄스파형의 변형과 그에 따른 오동작을 방지하고 있다.In addition, by limiting the number of latches driven by the pulse generating circuit to eight or less, the deformation of the pulse waveform and the resulting malfunction are prevented.

또 본 발명의 펄스발생회로는 귀환회로나 여분의 버퍼를 포함하지 않는 구성이므로 지연이 적다.In addition, the pulse generation circuit of the present invention has a low delay since it does not include a feedback circuit or an extra buffer.

또한, 펄스발생회로와 당해 펄스발생회로로부터의 펄스에 의해 구동되는 소수의 래치회로를 1개의 단위셀로 하고, 당해 펄스발생회로와 당해 래치회로 사이의 배치배선을 고정하고 있으므로, 셀베이스방식의 자동배치배선소프트웨어에서 본 발명의 단위셀을 사용하여 회로설계를 해도 세트업타임이나 홀드타임이 분산되지 않는다.In addition, since the pulse generating circuit and the few latch circuits driven by the pulses from the pulse generating circuit are one unit cell, the arrangement wiring between the pulse generating circuit and the latch circuit is fixed. Even if the circuit is designed using the unit cell of the present invention in the automatic layout wiring software, the setup time and the hold time are not distributed.

따라서 타이밍검증이 용이하므로 오동작의 발생을 회피할 수 있고, 회로를 용이하게 설계할 수 있다.Therefore, timing verification is easy, and therefore, the occurrence of malfunction can be avoided, and the circuit can be easily designed.

제1 실시형태First embodiment

도 1은 본 발명에 관한 플립플롭회로의 제1의 실시형태를 나타낸 회로도이다.1 is a circuit diagram showing a first embodiment of a flip-flop circuit according to the present invention.

도 1에 나타낸 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10)와 스루래치(20)와에 의해 구성되어 있다.As shown in FIG. 1, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10 and the through latch 20. As shown in FIG.

펄스발생회로(10)는, 입력한 클록신호 CK에 따라, 예를 들면, 클록신호 CK의 상승에지에 동기하여, 펄스 CKP 및 그 반전신호 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.The pulse generating circuit 10 outputs the pulse CKP and its inverted signal XCKP in synchronization with the rising edge of the clock signal CK, for example, in accordance with the input clock signal CK. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20.

스루래치(20)는 플립플롭(래치) L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 래치하여, 출력단자 Q에 출력한다.The through latch 20 is constituted by flip flops L1, L2, L3 and L4. These flip-flops latch the signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10 and the negative pulse XCKP which is the inverted signal thereof, and output it to the output terminal Q.

본 실시형태에 있어서는, 1개의 펄스발생회로(10)와 그것에 구동되는 소수, 예를 들면, 4개의 플립플롭회로로 이루어지는 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀로서 펄스발생회로와 래치의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.In this embodiment, the through latch 20 composed of one pulse generating circuit 10 and a small number, for example, four flip-flop circuits driven therein, is laid out as one group, and the cell-based basic cell is laid out. It is registered as and used for LSI design. When the shape and arrangement of the pulse generating circuit and the latch are determined as the basic cells, the load in the cell is determined. Therefore, it is possible to design a circuit which can be stably operated without being influenced by setup or hold time by external load capacity or the like.

도 2는, 펄스발생회로(10)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.2 shows an example of the configuration of the pulse generating circuit 10. As shown, the pulse generating circuit of this example is composed of delay gates G1, G2, G3, NAND gate G4, and inverter G5.

지연게이트 G1, G2, G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.The delay gates G1, G2, and G3 are configured by, for example, an inverter, give a predetermined delay time to the input signal, and invert the level to output them.

지연게이트 G1, G2. G3은, 도시한 바와 같이, 직렬로 접속되어 있고, 지연게이트 G1의 입력단자에 클록신호 CK가 입력되고, 지연게이트 G1의 출력신호 n1은 지연게이트 G2에 입력되고, 또한 지연게이트 G2의 출력신호 n2는, 지연게이트 G3에 입력된다.Delay gates G1, G2. As shown, the G3 is connected in series, the clock signal CK is input to the input terminal of the delay gate G1, the output signal n1 of the delay gate G1 is input to the delay gate G2, and the output signal of the delay gate G2. n2 is input to the delay gate G3.

NAND게이트 G4의 한쪽의 입력단자에 클록신호 CK가 입력되고, 다른 쪽의 입력단자는, 지연게이트 G3의 출력신호 n3이 입력된다.The clock signal CK is input to one input terminal of the NAND gate G4, and the output signal n3 of the delay gate G3 is input to the other input terminal.

NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.The output signal of NAND gate G4 is output as pulse CKP via inverter G5. The output signal of the NAND gate G4 is output as the inversion signal XCKP of the pulse CKP.

도 3은 NAND게이트 G4 의 일구성예를 나타내고 있다. 도시한 바와 같이, NAND게이트 G4는 pMOS트랜지스터 P1, P2와 nMOS트랜지스터 N1, N2의 4개의 트랜지스터에 의해 구성되어 있다.3 shows an example of the configuration of the NAND gate G4. As shown, the NAND gate G4 is composed of four transistors: pMOS transistors P1 and P2 and nMOS transistors N1 and N2.

pMOS트랜지스터 P1의 게이트는, 클록신호 CK의 입력단자에 접속되고, 소스는 전원전압 VDD의 공급선에 접속되고, 드레인은 노드 ND0에 접속되어 있다. pMOS트랜지스터 P2의 게이트는, 지연게이트 G3의 출력단자에 접속되고, 소스는 전원전압 VDD의 공급선에 접속되고, 드레인은 노드 ND0에 접속되어 있다. 즉, pMOS트랜지스터 P2의 게이트에, 지연게이트 G3의 출력신호 n3이 인가되어 있다.The gate of the pMOS transistor P1 is connected to the input terminal of the clock signal CK, the source is connected to the supply line of the power supply voltage V DD, the drain thereof is connected to the node ND0. The gate of the pMOS transistor P2 is connected to the output terminal of the delay gate G3, the source is connected to the supply line of the power supply voltage V DD, the drain thereof is connected to the node ND0. That is, the output signal n3 of the delay gate G3 is applied to the gate of the pMOS transistor P2.

nMOS트랜지스터 N1, N2는 노드 ND0과 접지전위 GND와의 사이에 직렬로 접속되어 있다. nMOS트랜지스터 N1의 드레인은, 노드 ND0에 접속되고, 소스는, nMOS트랜지스터 N2의 드레인에 접속되어 있다. nMOS트랜지스터 N2의 소스는, 접지되어 있다. nMOS트랜지스터 N1, N2의 게이트에는, 각각 클록신호 CK 및 지연게이트 G3의 출력신호 n3이 인가되어 있다.The nMOS transistors N1 and N2 are connected in series between the node ND0 and the ground potential GND. The drain of the nMOS transistor N1 is connected to the node ND0, and the source is connected to the drain of the nMOS transistor N2. The source of the nMOS transistor N2 is grounded. The output signal n3 of the clock signal CK and the delay gate G3 is applied to the gates of the nMOS transistors N1 and N2, respectively.

도 3에 나타낸 바와 같이, 펄스발생회로(10)내의 NAND게이트 G4에 입력되는 클록신호 CK와 그 지연, 반전신호 n3은 도 5에 나타낸 바와 같이 신호의 에지의 시퀀스가 결정되어 있다. 신호 n3이 하이레벨상태에서 클록신호 CK가 상승했을 때, XCKP가 하이레벨로부터 로레벨로 변화하고, 다음에 신호 n3이 하이레벨로부터 로레벨로 변화했을 때, 네거티브의 펄스 XCKP가 상승한다.As shown in Fig. 3, the clock signal CK input to the NAND gate G4 in the pulse generation circuit 10, its delay, and the inverted signal n3 have a sequence of signal edges as shown in Fig. 5. When the clock signal CK rises while the signal n3 is at the high level, the XCKP changes from the high level to the low level, and when the signal n3 changes from the high level to the low level, the negative pulse XCKP rises.

따라서, 네거티브의 펄스 XCKP의 레벨변화시점에서는 ON으로 되지 않고, 값의 유지만을 행하는 NAND게이트 G4에 있는 pMOS트랜지스터 P2는 사이즈를 최소로 하고, 지연신호 n3 및 네거티브의 펄스 XCKP에 부가되는 트랜지스터 P2의 용량을 줄여 네거티브의 펄스 XCKP의 파형을 가파르게 한다.Therefore, the pMOS transistor P2 in the NAND gate G4 which does not turn ON at the time of the level change of the negative pulse XCKP but only retains the value has the minimum size and the transistor P2 added to the delay signal n3 and the negative pulse XCKP. Reduce the capacitance to steep the waveform of negative pulse XCKP.

또, 앞의 신호변화의 순서로부터, 클록신호 CK는 NAND게이트 G4를 구성하는 2개의 nMOS트랜지스터 N1, N2 중, 출력노드 NDO에 가까운 트랜지스터 N1의 게이트에 인가되어, 네거티브의 펄스 XCKP의 파형을 가파르게 한다.From the previous signal change procedure, the clock signal CK is applied to the gate of the transistor N1 close to the output node NDO among the two nMOS transistors N1 and N2 constituting the NAND gate G4 to steep the waveform of the negative pulse XCKP. do.

펄스발생회로(10)에 의해 발생되는 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, G2 및 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, 지연게이트 G1, G2 및 G3을 구성하는 트랜지스터의 사이즈가 조정된다.The width T D of the pulse CKP generated by the pulse generation circuit 10 and the negative pulse XCKP is set by the sum of the delay times of the delay gates G1, G2, and G3. The sizes of the transistors constituting the delay gates G1, G2 and G3 are adjusted so that the pulse widths T D of XCKP and CKP sufficient for the flip-flops L1 to L4 to operate normally are obtained.

본 실시형태에 있어서, 지연게이트를 3단으로 설정하는 이유는, 1단에서는 클록신호 CK의 입력기울기, 즉 신호의 스루레이트에 의해 펄스폭이 영향을 받기 쉽고, 또 스루래치(20)가 입력신호 D를 받아들일 만한 충분한 펄스폭을 얻기 어렵기 때문이다.In the present embodiment, the reason why the delay gate is set to three stages is that, in the first stage, the pulse width is easily affected by the input slope of the clock signal CK, that is, the through rate of the signal, and the through latch 20 is inputted. This is because it is difficult to obtain a sufficient pulse width to accept the signal D.

또 2단이나 4단이라고 한 짝수단에서는 NAND게이트 G4에 입력되는 지연신호 n3에 상당하는 신호가 반전되어 펄스를 생성할 수 없다.In the second or fourth pair of pairing means, a signal corresponding to the delay signal n3 input to the NAND gate G4 is inverted to generate a pulse.

또 5단 이상의 홀수단에서는 펄스발생회로(10)의 셀면적이 필요 이상으로 증가하고, 또한 XCKP, CKP의 펄스폭이 너무 커져, 신호를 받아들이는 데에 필요한 홀드시간도 커져버리기 때문이다.This is because the cell area of the pulse generating circuit 10 increases more than necessary in the hole means of five or more stages, and the pulse widths of XCKP and CKP become too large, and the hold time required for receiving a signal also increases.

NAND게이트 G4로부터 펄스 CKP 및 네거티브의 펄스 XCKP를 스루래치(20)로 보낼 때는, 직접 또는 1단의 인버터, 또는 1단의 버퍼를 통해 보낸다.When the pulse CKP and the negative pulse XCKP are sent from the NAND gate G4 to the through latch 20, the pulse CKP and the negative pulse XCKP are sent either directly or through an inverter of one stage or a buffer of one stage.

왜냐 하면, 버퍼단수가 증가하면, 원래의 클록신호 CK로부터 생성된 펄스XCKP, CKP까지의 지연시간이 커져, 홀드시간이 증대하기 때문이다.This is because if the number of buffer stages is increased, the delay time from the original clock signal CK to the pulses XCKP and CKP increases, and the hold time increases.

스루래치(20)를 구성하는 플립플롭 L1, L2, L3 및 L4는 동일구성을 가지고 있으며, 도 4는, 그 중의 1개, 예를 들면, 플립플롭 L1의 일구성예를 나타내고 있다.Flip-flops L1, L2, L3, and L4 constituting the through-latch 20 have the same configuration, and FIG. 4 shows one configuration example of one of them, for example, flip-flop L1.

플립플롭 L1은, 인버터 LG1, LG2, LG3, LG4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.Flip-flop L1 is comprised by inverters LG1, LG2, LG3, LG4, and transfer gates TG1 and TG2.

트랜스퍼게이트 TG1은, pMOS트랜지스터 LPI와 nMOS트랜지스터 LN1에 의해 구성되어 있다. pMOS트랜지스터 LP1의 소스와 nMOS트랜지스터 LN1의 드레인이 공통으로 접속되어, 트랜스퍼게이트의 입력단자를 구성하고, pMOS트랜지스터 LP1의 드레인과 nMOS트랜지스터 LN1의 소스가 공통으로 접속되어, 트랜스퍼게이트의 출력단자를 구성한다. nMOS트랜지스터 LN1의 게이트에 펄스 CKP가 인가되고, pMOS트랜지스터 LP1의 게이트에 네거티브의 펄스 XCKP가 인가된다.The transfer gate TG1 is composed of a pMOS transistor LPI and an nMOS transistor LN1. The source of the pMOS transistor LP1 and the drain of the nMOS transistor LN1 are commonly connected to form an input terminal of the transfer gate, and the drain of the pMOS transistor LP1 and the source of the nMOS transistor LN1 are commonly connected to form an output terminal of the transfer gate. do. The pulse CKP is applied to the gate of the nMOS transistor LN1, and the negative pulse XCKP is applied to the gate of the pMOS transistor LP1.

트랜스퍼게이트 TG2는, pMOS트랜지스터 LP2와 nMOS트랜지스터 LN2에 의해 구성되어 있다. nMOS트랜지스터 LN2의 게이트에 네거티브의 펄스 XCKP가 인가되고, pMOS트랜지스터 LP2의 게이트에 펄스 CKP가 인가된다.The transfer gate TG2 is comprised by pMOS transistor LP2 and nMOS transistor LN2. A negative pulse XCKP is applied to the gate of the nMOS transistor LN2, and a pulse CKP is applied to the gate of the pMOS transistor LP2.

인버터 LG1의 입력단자는, 입력신호단자 D에 접속되고, 출력단자는 트랜스퍼게이트 TG1의 입력단자에 접속되고, 트랜스퍼게이트 TG1의 출력단자는 노드 ND1에 접속되어 있다. 인버터 LG2의 입력단자는, 노드 ND1에 접속되고, 인버터 LG2의 출력단자는, 플립플롭 L1의 출력단자 Q를 형성하고 있다.The input terminal of the inverter LG1 is connected to the input signal terminal D, the output terminal is connected to the input terminal of the transfer gate TG1, and the output terminal of the transfer gate TG1 is connected to the node ND1. The input terminal of the inverter LG2 is connected to the node ND1, and the output terminal of the inverter LG2 forms the output terminal Q of the flip-flop L1.

인버터 LG3의 입력단자가 노드 ND1에 접속되고, 출력단자는, 인버터 LG4의 입력단자에 접속되고, 인버터 LG4의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는, 노드 ND1에 접속되어 있다.The input terminal of the inverter LG3 is connected to the node ND1, the output terminal is connected to the input terminal of the inverter LG4, the output terminal of the inverter LG4 is connected to the input terminal of the transfer gate TG2, and the output terminal of the transfer gate TG2 is connected to the node ND1. Connected.

이와 같이 구성된 플립플롭 L1에 있어서, 펄스 CKP가 하이레벨, 그 반전신호 XCKP가 로레벨인 때, 트랜스퍼게이트 TG1이 도통상태, 트랜스퍼게이트 TG2가 비도통상태로 각각 유지되고 있다. 이 때, 입력신호단자 D에 인가되어 있는 신호가 인버터 LG1에 의해 반전되어, 트랜스퍼게이트 TG1을 통해 노드 ND1에 입력된다. 또한 노드 ND1의 신호가 인버터 LG2에 의해 반전되어, 출력단자 Q에 출력된다.In the flip-flop L1 configured as described above, when the pulse CKP is high level and the inverted signal XCKP is low level, the transfer gate TG1 is in the conducting state and the transfer gate TG2 is in the non-conducting state, respectively. At this time, the signal applied to the input signal terminal D is inverted by the inverter LG1 and input to the node ND1 via the transfer gate TG1. In addition, the signal of the node ND1 is inverted by the inverter LG2 and output to the output terminal Q.

펄스 CKP가 로레벨, 그 반전신호 XCKP가 하이레벨인 때, 트랜스퍼게이트 TG1이 비도통상태, 트랜스퍼게이트 TG2가 도통상태로 각각 유지된다. 이 때, 신호입력단자 D와 노드 ND1이 분리된다. 노드 ND1의 신호는, 인버터 LG3, LG4와 트랜스퍼게이트 TG2에 의해 구성된 기억유지루프에 의해 유지된다.When the pulse CKP is at low level and its inversion signal XCKP is at high level, the transfer gate TG1 is kept in a non-conduction state and the transfer gate TG2 is in a conductive state. At this time, the signal input terminal D and the node ND1 are separated. The signal of the node ND1 is held by the storage holding loop constituted by the inverters LG3, LG4 and the transfer gate TG2.

이와 같이, 플립플롭 L1에 있어서는, 펄스 CKP가 하이레벨인 때, 입력단자 D의 신호가 내부노드 ND1에 받아들여지고, 펄스 CKP가 로레벨인 때, 노드 ND1의 신호가 유지된다. 즉, 펄스 CKP가 하이레벨로 유지되고 있는 기간은, 플립플롭 L1의 도입기간, 펄스 CKP가 로레벨로 유지되고 있는 기간은, 플릴플롭 L1의 홀드기간이다.Thus, in the flip-flop L1, when the pulse CKP is high level, the signal of the input terminal D is received by the internal node ND1, and the signal of the node ND1 is maintained when the pulse CKP is low level. In other words, the period during which the pulse CKP is maintained at the high level is the introduction period of the flip-flop L1, and the period during which the pulse CKP is maintained at the low level is the hold period of the fluff flop L1.

출력버퍼로서의 인버터 LG2는, 값을 유지하기 위한 인버터 LG3 및 LG4의 게이트와는 분리되어, 출력단자 QD에 접속된 외부부하용량의 변화에 의해 세트업이나 홀드시간이 영향을 받지 않도록 한다. 예를 들면, 도 4에 있어서 LG3을 삭제하고, LG4의 입력을 Q로 한 경우는 출력단자 Q에 접속되는 부하용량이 커지면, 고정된 XCKP, CKP의 펄스폭내에서 입력신호 D를 래치할 수 없게 되어 오동작할 가능성이 있기 때문이다.The inverter LG2 as the output buffer is separated from the gates of the inverters LG3 and LG4 for holding the value, so that the setup or hold time is not affected by the change in the external load capacity connected to the output terminal QD. For example, in the case where the LG3 is deleted in FIG. 4 and the input of the LG4 is Q, when the load capacity connected to the output terminal Q becomes large, the input signal D cannot be latched within the pulse widths of the fixed XCKP and CKP. This is because there is a possibility of malfunction.

펄스 CKP와 네거티브의 펄스 XCKP는 다소의 시간차가 있으므로, 인버터 LG1 및 트랜지스터 LN1, LP1로 이루어지는 트랜스퍼게이트 TG1과, 인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2가 각각 상이한 값으로 노드 ND1을 동시에 구동하는 순간이 있다. 이 때 인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2측의 드라이브능력이 강하면 데이터의 도입이 늦어져, 클록신호 CK로부터 출력신호 Q에의 지연시간이 증대해 버린다.Since the pulse CKP and the negative pulse XCKP have a slight time difference, the node ND1 is simultaneously driven with a different value between the inverter LG1 and the transfer gate TG1 composed of the transistors LN1 and LP1 and the inverter LG4 and the transfer gate TG2 composed of the transistors LP2 and LN2. There is a moment. At this time, if the drive capability of the transfer gate TG2 side composed of the inverters LG4, transistors LP2, and LN2 is strong, the introduction of data is delayed, and the delay time from the clock signal CK to the output signal Q increases.

인버터 LG4 및 트랜지스터 LP2, LN2로 이루어지는 트랜스퍼게이트 TG2는 네거티브의 펄스 XCKP가 하이레벨인 때에 기억유지루프를 형성하여 노드 ND1 의 값을 유지할 수 있으면 충분하므로, 트랜지스터폭을 작게 하거나, 게이트길이를 길게 하거나 하여 드라이브능력을 LG1 및 트랜지스터 LN1, LP1로 이루어지는 트랜스퍼게이트 TG1에 대하여 작게 한다.The transfer gate TG2 composed of the inverter LG4 and the transistors LP2 and LN2 is sufficient to form a storage holding loop and maintain the value of the node ND1 when the negative pulse XCKP is at a high level. Therefore, the transistor width is reduced or the gate length is increased. The drive capability is reduced with respect to the transfer gate TG1 consisting of LG1, transistors LN1, and LP1.

드라이브능력이 0인 경우, 즉 도 4에 있어서의 인버터 LG3, LG4 및 트랜스퍼게이트 TG2를 삭제한 경우는, 플립플롭 L1은 다이나믹형의 래치로 되고, 이 경우라도 클록주파수가 일정치 이상이면 동작하는 것은 물론이다. 또 LG4와 TG2를 1개의 클록드인버터(clocked inverter)로 치환해도 되는 것은 물론이다.When the drive capability is zero, that is, when the inverters LG3, LG4, and the transfer gate TG2 in Fig. 4 are deleted, the flip-flop L1 becomes a dynamic latch, and even in this case, it operates when the clock frequency is above a certain value. Of course. It goes without saying that the LG4 and TG2 can be replaced by one clocked inverter.

도 5는, 본 실시형태의 플립플롭회로의 동작을 나타낸 파형도이다. 다음에, 도 1∼도 5를 참조하면서, 본 실시형태의 동작에 대하여 설명한다.Fig. 5 is a waveform diagram showing the operation of the flip-flop circuit of this embodiment. Next, the operation of this embodiment will be described with reference to FIGS. 1 to 5.

시간 t1에 있어서, 클록신호 CK가 상승한다. 이에 따라, 도 2에 나타낸 펄스발생회로(10)에 의해, 클록신호 CK보다 지연되고, 또한 반전한 신호 n3이 생성되고, 클록신호 CK 및 그 지연, 반전신호 n3에 따라, 펄스폭 TD의 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP의 폭 TD는, 예를 들면, 400ps(피코초)이다.At time t 1 , the clock signal CK rises. Accordingly, being delayed than the clock signal CK by the pulse generating circuit 10 shown in Figure 2, also a signal n3 inverted and generates a clock signal according to the CK and the delayed, inverted signal n3, the pulse width T D Positive pulse CKP and negative pulse XCKP are generated, respectively. The width T D of the pulse CKP is 400 ps (picoseconds), for example.

그리고, 도 5에 나타낸 바와 같이, 클록신호 CK의 상승에지보다 앞서, 플립플롭 L1의 신호입력단자에 인가된 신호 D1이 확정되어, 예를 들면, 하이레벨로 유지된다.As shown in Fig. 5, the signal D1 applied to the signal input terminal of the flip-flop L1 is determined before the rising edge of the clock signal CK, and is maintained at a high level, for example.

그러므로, 펄스 CKP가 하이레벨의 기간중, 입력신호 D1이 플릴플롭 L1에 받아들여지고, 플립플롭 L1의 출력신호 Q1은, 도시한 바와 같이, 하이레벨로 유지된다.Therefore, while the pulse CKP is at the high level, the input signal D1 is received by the flip flop L1, and the output signal Q1 of the flip flop L1 is maintained at the high level as shown.

신호의 도입으로부터 시간 TD를 경과하면, 펄스 CKP가 하강하여, 로레벨로 유지된다. 그러므로, 플립플롭 L1이 유지기간으로 들어가, 받아들여진 신호의 레벨이 유지된다. 플립플롭 L1에 의해, 다음 회의 펄스 CKP의 상승에지에서 새로운 입력신호 D1이 받아들여지므로, 전회의 도입신호가 유지된다.When the time T D elapses from the introduction of the signal, the pulse CKP is lowered and maintained at the low level. Therefore, flip-flop L1 enters the sustain period, and the level of the received signal is maintained. By the flip-flop L1, the new input signal D1 is received at the rising edge of the next pulse CKP, so that the last introduction signal is maintained.

이상에서는, 플립플롭 L1을 예로 그 구성 및 동작을 설명했지만, 플립플롭 L2, L3 및 L4는, 플립플롭 L1과 동일한 구성을 가지고 있으며, 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP에 따라, 플립플롭 L1과 대략 동일하게 동작한다.In the above, the configuration and operation of the flip-flop L1 have been described as an example, but the flip-flops L2, L3, and L4 have the same configuration as the flip-flop L1, and according to the positive pulse CKP and the negative pulse XCKP, the flip-flop L1 Works approximately the same as

도 1에 나타낸 바와 같이, 본 실시형태에 있어서, 펄스발생회로(10)와 4개의 플립플롭으로 이루어지는 스루래치(20)에 의해 구성된 부분회로를, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 이 기본셀에 있어서의 펄스발생회로와 플립플롭의 형상, 배치를 결정하면, 기본셀내의 부하가 확정되고, 또, 외부의 부하용량 등에 의해 세트업시간이나 홀드시간의 영향을 거의 받지 않는 회로구성으로 되어, 기본셀 외의 부하가 컨트롤되기 어려운 셀베이스방식이라도 오동작하는 일 없이, 안심하고 이용할 수 있다.As shown in Fig. 1, in this embodiment, a partial circuit composed of a pulse generating circuit 10 and a through latch 20 consisting of four flip flops is registered as a base cell of a cell base system, thereby designing an LSI. We use for. When the shape and arrangement of the pulse generating circuit and the flip-flop in this basic cell are determined, the load in the basic cell is determined, and the circuit structure is hardly influenced by the setup time or hold time by external load capacity or the like. This makes it possible to use the cell base system in which loads other than the basic cells are difficult to be controlled without any malfunction and without any malfunction.

그리고, 기본셀의 스루래치(20)를 구성하는 플립플롭의 수는, 기본셀의 레이아웃의 크기, 배선의 효율 및 펄스발생회로(10)의 부하능력에 따라 결정된다. 1셀내의 플립플롭의 수를 적게 하면, 1플립플롭당의 펄스발생회로(10)의 면적비율이 커져, 1비트당의 셀면적이 증가하고, 반대로 셀내의 플립플롭의 수가 너무 크면, 셀의 외형 및 핀수가 커져, 자동배선 CAD에서의 배선효율이 저하된다. 또, 플립플롭의 수가 많으면, 펄스 CKP 및 네거티브의 펄스 XCKP의 부하가 커지고, 이들의 펄스의 파형이 둔해져, 플립플롭에 있어서의 오동작의 확률이 커진다.The number of flip-flops constituting the through latch 20 of the base cell is determined by the size of the layout of the base cell, the efficiency of the wiring, and the load capability of the pulse generating circuit 10. If the number of flip-flops in one cell is reduced, the area ratio of the pulse generating circuit 10 per one flip-flop increases, and the cell area per bit increases. On the contrary, if the number of flip-flops in the cell is too large, the cell appearance and The number of pins becomes large, and wiring efficiency in automatic wiring CAD falls. In addition, when the number of flip flops is large, the loads of the pulses CKP and negative pulses XCKP increase, the waveforms of these pulses become dull, and the probability of malfunction in the flip flop increases.

상기의 관점에서, 1셀내의 플립플롭의 수는, 8 이하로 한정하는 것이 유효하다.In view of the above, it is effective to limit the number of flip-flops in one cell to eight or less.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10)는, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여지고, 그리고 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자 Q에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20 composed of the pulse generating circuit 10 and the flip-flops L1 to L4 is registered as a base cell of the cell base system, and used for the LSI design. The pulse generating circuit 10 generates a narrow positive pulse CKP and a negative pulse XCKP which is a reverse signal in synchronization with the clock signal CK, and supplies them to the flip-flops L1 to L4 when the pulse CKP is at a high level. The signal input to the input terminal D of each flip-flop is received into each flip-flop, and while the pulse CKP is at the low level, the received signal is held and output to the output terminal Q. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, a D flip-flop circuit can be constructed that does not change the set-up or hold time as a result of automatic arrangement wiring and can prevent malfunctions. Can be.

제2 실시형태2nd Embodiment

도 6은 본 발명에 관한 플립플롭회로의 제2의 실시형태를 나타낸 회로도이다.6 is a circuit diagram showing a second embodiment of the flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10a and the through latch 20. As shown in FIG.

펄스발생회로(10a)는, 입력한 클록신호 CK 및 이네이블신호 EN에 따라, 펄스CKP 및 그 반전신호 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.The pulse generating circuit 10a outputs the pulse CKP and its inverted signal XCKP in accordance with the input clock signal CK and the enable signal EN. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20.

스루래치(20)는, 전술한 제1의 실시형태의 스루래치(20)와 동일하게, 플립플롭 L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.The through latch 20 is comprised by flip-flops L1, L2, L3, and L4 similarly to the through latch 20 of 1st Embodiment mentioned above. These flip-flops receive a signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10a and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do.

본 실시형태에서는, 전술한 제1의 실시형태와 동일하게, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치된다. 그리고, 펄스발생회로(10a)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.In the present embodiment, similarly to the first embodiment described above, the through latch 20 made of, for example, four flip-flop circuits L1 to L4 is provided for one pulse generating circuit 10a. Then, the pulse generation circuit 10a and the through latch 20 are laid out as one group, registered as a base cell of the cell base system, and used for LSI design. After determining the basic cell shape and arrangement, the intra-cell load is determined. Therefore, it is possible to design a circuit which can be stably operated without being influenced by setup or hold time by external load capacity or the like.

도 7은, 펄스발생회로(10a)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, NAND게이트 G2a, G4 및 인버터 G5에 의해 구성되어 있다.7 shows an example of the configuration of the pulse generating circuit 10a. As shown, the pulse generating circuit of this example is composed of delay gates G1, G3, NAND gates G2a, G4, and inverter G5.

지연게이트 G1, G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하여 출력한다.The delay gates G1 and G3 are configured by, for example, an inverter, and give a predetermined delay time to the input signal and output them.

NAND게이트 G2a는, 지연게이트 G1과 G3과의 사이에 접속되고, 그 한쪽의 입력단자는 지연게이트 G1의 출력단자에 접속되고, 다른 쪽의 입력단자는 이네이블신호 EN의 입력단자에 접속되어 있다. NAND게이트 G2a의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.The NAND gate G2a is connected between the delay gates G1 and G3, one input terminal thereof is connected to the output terminal of the delay gate G1, and the other input terminal thereof is connected to the input terminal of the enable signal EN. . The output terminal of the NAND gate G2a is connected to the input terminal of the delay gate G3.

이네이블신호 EN이 하이레벨인 때, NAND게이트 G2a는, 지연게이트 G1의 출력신호 n1에 대하여, 소정의 지연시간을 부여하고, 또한 그것을 반전한 신호 n2a를 출력한다. 한편, 이네이블신호 EN이 로레벨인 때, NAND게이트 G2a의 출력신호 n2a는 하이레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 로레벨로 유지되고, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다When the enable signal EN is at a high level, the NAND gate G2a gives a predetermined delay time to the output signal n1 of the delay gate G1 and outputs the signal n2a which is inverted. On the other hand, when the enable signal EN is at the low level, the output signal n2a of the NAND gate G2a is fixed at a high level, therefore, the output signal n3 of the delay gate G3 is kept at the low level, and the pulse CKP is low level and negative pulse. XCKP is maintained at high level respectively

즉, 이네이블신호 EN에 의해, 펄스발생회로(10a)는 펄스 CKP 및 네거티브의 펄스 XCKP를 발생하는가 여부가 제어된다. 이네이블신호 EN이 하이레벨인 때, 클록신호 CK에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 EN이 로레벨인 때, 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 소정의 레벨로 유지된다. 그러므로, 다음의 설명에서는, 이네이블신호 EN이 하이레벨인 때, 동작상태라고 하고, 반대로 로레벨인 때, 비동작상태라고 한다.That is, the enable signal EN controls whether the pulse generation circuit 10a generates the pulse CKP and the negative pulse XCKP. When the enable signal EN is at a high level, a pulse CKP and a negative pulse XCKP are generated in synchronization with the clock signal CK, and when the enable signal EN is at a low level, the pulse CKP and a negative pulse XCKP are respectively set to a predetermined level. maintain. Therefore, in the following description, the enable signal EN is referred to as an operating state when it is high level, and conversely, when the enable signal EN is low level, it is called an inoperative state.

지연게이트 G1, NAND게이트 G2a 및 지연게이트 G3은, 도시한 바와 같이, 직렬로 접속되어 있고, 지연게이트 G1의 입력단자에 클록신호 CK가 입력되고, 지연게이트 G1의 출력신호 n1은 NAND게이트 G2a의 한쪽의 입력단자에 입력되고, 또한 NAND G2a의 출력신호 n2a는, 지연게이트 G3에 입력된다.As shown, the delay gate G1, the NAND gate G2a, and the delay gate G3 are connected in series, and the clock signal CK is input to the input terminal of the delay gate G1, and the output signal n1 of the delay gate G1 is connected to the NAND gate G2a. Input to one input terminal and output signal n2a of NAND G2a are input to delay gate G3.

NAND게이트 G4의 한쪽의 입력단자에 클록신호 CK가 입력되고, 다른 쪽의 입력단자는, 지연게이트 G3의 출력신호 n3이 입력된다.The clock signal CK is input to one input terminal of the NAND gate G4, and the output signal n3 of the delay gate G3 is input to the other input terminal.

NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.The output signal of NAND gate G4 is output as pulse CKP via inverter G5. The output signal of the NAND gate G4 is output as the inversion signal XCKP of the pulse CKP.

펄스발생회로(10a)에 의해 발생된 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP의 펄스폭 TD는, 지연게이트 G1, NAND게이트 G2a 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록,NAND게이트 G2, 지연게이트 G3을 구성하는 트랜지스터의 사이즈가 조정된다.The pulse width T D of the pulse CKP generated by the pulse generating circuit 10a and the negative pulse XCKP which is the inverted signal thereof is set by the sum of the delay times of the delay gates G1, NAND gate G2a and the delay gate G3. The flip-flop L1~L4 a pulse width of sufficient XCKP, CKP required to D to T to operate normally can be obtained, the size of the transistors constituting the NAND gate G2, G3 gate delay is adjusted.

도 8은, 본 실시형태의 플립플롭회로의 동작을 나타낸 파형도이다. 다음에, 도 6∼도 8을 참조하면서, 본 실시형태의 동작에 대하여 설명한다.8 is a waveform diagram showing the operation of the flip-flop circuit of this embodiment. Next, the operation of the present embodiment will be described with reference to FIGS. 6 to 8.

본 실시형태의 펄스발생회로(10a)에 있어서, 이네이블신호 EN이 액티브의 상태로 유지되고 있을 때만, 클록신호 CK의 상승에지에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 EN이 비동작상태로 유지되고 있을 때, 펄스의 생성이 정지된다.In the pulse generation circuit 10a of the present embodiment, only when the enable signal EN is maintained in an active state, the pulse CKP and the negative pulse XCKP are generated in synchronization with the rising edge of the clock signal CK, and the enable signal is enabled. When EN is kept inactive, generation of pulses is stopped.

도 8에 나타낸 바와 같이, 시간 t1에 있어서, 클록신호 CK가 상승한다, 그러나, 이 때 이네이블신호 EN이 비동작상태, 즉, 로레벨로 유지되고 있으므로, 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 생성되지 않는다. 이 경우, NAND게이트 G4의 출력신호, 즉, 네거티브의 펄스 XCKP는 하이레벨로 유지되고, 인버터 G5의 출력신호, 즉, 펄스 CKP는 로레벨로 유지된다.As shown in Fig. 8, at time t 1 , the clock signal CK rises. However, at this time, since the enable signal EN is kept in the inactive state, that is, at the low level, the negative signal is the pulse CKP and its inverted signal. Pulse XCKP is not generated. In this case, the output signal of the NAND gate G4, that is, the negative pulse XCKP is maintained at the high level, and the output signal of the inverter G5, that is, the pulse CKP is maintained at the low level.

이 상태에 있어서, 펄스 CKP 및 네거티브의 펄스 XCKP에 의해 구동되는 플립플롭회로 L1∼L4에 있어서, 그때까지의 도입신호가 유지된다.In this state, in the flip-flop circuits L1 to L4 driven by the pulse CKP and the negative pulse XCKP, the introduction signal up to that time is held.

시간 t2에 있어서, 클록신호 CK가 상승하고, 또한 이 때, 이네이블신호 EN이 동작상태인 하이레벨로 유지되고 있으므로, 펄스발생회로(10a)에 의해, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 도시한 바와 같이, 클록신호 CK의 상승에지로부터 시간 TD만큼 늦어져, 지연게이트 G3의 출력신호 n3이 하강한다. 이에 따라, 펄스폭 TD의 포지티브의 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP의 폭 TD는, 예를 들면, 400ps(피코초)이다.At time t 2 , the clock signal CK rises and at this time, the enable signal EN is maintained at a high level in the operating state, so that the pulse CKP and the negative pulse XCKP are generated by the pulse generating circuit 10a. do. As shown in the figure, it is delayed by the time T D from the rising edge of the clock signal CK, and the output signal n3 of the delay gate G3 falls. As a result, the positive pulse CKP and the negative pulse XCKP of the pulse width T D are generated, respectively. The width T D of the pulse CKP is 400 ps (picoseconds), for example.

도시한 바와 같이, 펄스 CKP가 하이레벨인 때, 플립플롭 L1의 신호입력단자 D에 하이레벨의 신호가 입력되고 있으므로, 펄스 CKP의 상승에지와 동시에, 입력신호 D1이 플립플롭 L1에 받아들여지고, 플립플롭 L1의 출력신호 Q1은, 도시한 바와 같이, 하이레벨로 변화된다.As shown in the figure, when the pulse CKP is at the high level, since a high level signal is input to the signal input terminal D of the flip-flop L1, the input signal D1 is received at the flip-flop L1 at the same time as the rising edge of the pulse CKP. The output signal Q1 of the flip-flop L1 changes to high level as shown.

신호의 도입으로부터 시간 TD를 경과하면, 펄스 CKP가 하강하여, 로레벨로 유지된다. 그러므로, 플립플롭 L1이 유지기간으로 들어가, 받아들여진 신호의 레벨이 유지된다. 플립플롭 L1에 의해, 다음 회의 펄스 CKP의 상승에지에서 새로운 입력신호 D1이 받아들여지므로, 전회의 도입신호가 유지된다.When the time T D elapses from the introduction of the signal, the pulse CKP is lowered and maintained at the low level. Therefore, flip-flop L1 enters the sustain period, and the level of the received signal is maintained. By the flip-flop L1, the new input signal D1 is received at the rising edge of the next pulse CKP, so that the last introduction signal is maintained.

그리고, 스루래치(20)를 구성하는 다른 플립플롭 L2∼L4는, 플립플롭 L1과 동일구성을 가지고 있으며, 펄스 CKP 및 네거티브의 펄스 XCKP에 의해 구동되고, 전술한 플립플롭 L1과 대략 동일하게 동작하는 것은 물론이다.The other flip-flops L2 to L4 constituting the through-latch 20 have the same configuration as the flip-flop L1, and are driven by the pulse CKP and the negative pulse XCKP, and operate in substantially the same manner as the flip-flop L1 described above. Of course.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 이네이블신호 EN이 액티브한 경우만, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아 들여지고, 그리고 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자 Q에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20 composed of the pulse generating circuit 10a and the flip-flops L1 to L4 is registered as the base cell of the cell base system and used for the LSI design. Only when the enable signal EN is active, the pulse generation circuit 10a generates a narrow positive pulse CKP and a negative pulse XCKP, which is an inverted signal thereof, in synchronization with the clock signal CK, and generates the flip-flops L1 to L4. When the pulse CKP is high level, the signal input to the input terminal D of each flip-flop is received into each flip-flop, and while the pulse CKP is low level, the received signal is held and the output terminal Is output to Q. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, a D flip-flop circuit can be constructed that does not change the set-up or hold time as a result of automatic arrangement wiring and can prevent malfunctions. Can be.

제3 실시형태Third embodiment

도 9는 본 발명에 관한 플립플롭회로의 제3의 실시형태를 나타낸 회로도이다.9 is a circuit diagram showing a third embodiment of the flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10b and the through latch 20. As shown in FIG.

펄스발생회로(10b)는, 입력된 클록신호 CK 및 이네이블신호 XEN에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20)에 공급된다.The pulse generating circuit 10b outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the enable signal XEN. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20.

그리고, 본 실시형태의 이네이블신호 XEN은, 도 6에 나타낸 제2의 실시형태의 이네이블신호 EN과는 반대로, 로레벨인 동안에 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 그 반전신호 XCKP가 생성되고, 하이레벨인 동안에 펄스발생회로가 비동작상태로 설정되어, 펄스 CKP 및 XCKP가 각각 소정의 레벨로 유지된다.In the enable signal XEN of the present embodiment, in contrast to the enable signal EN of the second embodiment shown in Fig. 6, the pulse generating circuit 10b is set to the operating state while being at the low level, and the pulse CKP and The inversion signal XCKP is generated, and while the high level is generated, the pulse generating circuit is set in an inoperative state, so that the pulses CKP and XCKP are held at predetermined levels, respectively.

스루래치(20)는, 전술한 제1 및 제2의 실시형태의 스루래치와 동일하게, 플립플롭 L1, L2, L3과 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.The through latch 20 is comprised by flip-flops L1, L2, L3, and L4 similarly to the throughlatch of 1st and 2nd embodiment mentioned above. These flip-flops accept the signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10b and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do.

본 실시형태에서는, 전술한 제1의 실시형태와 동일하게, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.In the present embodiment, similarly to the first embodiment described above, the through latch 20 made of, for example, four flip-flop circuits L1 to L4 is provided for one pulse generating circuit 10b. . Then, the pulse generating circuit 10b and the through latch 20 are laid out as one group, registered as a base cell of the cell base system, and used for LSI design. When the shape and arrangement of the base cell are determined, the intra-cell load is determined. Therefore, it is possible to design a circuit which can be stably operated without being influenced by setup or hold time by external load capacity or the like.

도 10은, 펄스발생회로(10b)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, NOR게이트 G1a, 지연게이트 G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.10 shows an example of the configuration of the pulse generating circuit 10b. As shown, the pulse generating circuit of this example is constituted by the NOR gate G1a, the delay gate G2, G3, the NAND gate G4, and the inverter G5.

NOR게이트 G1a의 한쪽의 입력단자에, 클록신호 CK가 입력되고, 다른 쪽의 입력단자에 이네이블신호 XEN이 입력된다. NOR게이트 G1a의 출력단자가 지연게이트 G2의 입력단자에 접속되어 있다. 지연게이트 G2와 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.The clock signal CK is input to one input terminal of the NOR gate G1a, and the enable signal XEN is input to the other input terminal. The output terminal of the NOR gate G1a is connected to the input terminal of the delay gate G2. The delay gates G2 and G3 are configured by, for example, an inverter, give a predetermined delay time to the input signal, and invert the level and output the same.

지연게이트 G2와 G3은, NOR게이트 G1a의 출력단자와 NAND게이트 G4의 한쪽의 입력단자 사이에 직렬로 접속되어 있다. 즉, 지연게이트 G2의 출력단자는 지연게이트 G3의 입력단자에 접속되고, 지연게이트 G3의 출력단자는, NAND게이트 G4의 한쪽의 입력단자에 접속되어 있다. NAND게이트 G4의 다른 쪽의 입력단자는, 클록신호 CK의 입력단자에 접속되어 있다.The delay gates G2 and G3 are connected in series between the output terminal of the NOR gate G1a and one input terminal of the NAND gate G4. That is, the output terminal of delay gate G2 is connected to the input terminal of delay gate G3, and the output terminal of delay gate G3 is connected to one input terminal of NAND gate G4. The other input terminal of the NAND gate G4 is connected to the input terminal of the clock signal CK.

이네이블신호 XEN이 로레벨인 때, NOR게이트 G1a는, 클록신호 CK에 대하여, 소정을 지연시간을 부여하고, 도한 그것을 반전한 신호 n1a를 출력한다. 한편, 이네이블신호 XEN이 하이레벨인 때, NOR게이트 G1a 출력신호 n1a는 로레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 로레벨로 유지되고, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다.When the enable signal XEN is at the low level, the NOR gate G1a gives a predetermined delay time to the clock signal CK, and also outputs the signal n1a inverted it. On the other hand, when the enable signal XEN is at the high level, the NOR gate G1a output signal n1a is fixed at the low level, therefore, the output signal n3 of the delay gate G3 is kept at the low level, and the pulse CKP is low level and negative pulse XCKP. Are held at high levels, respectively.

즉, 이네이블신호 XEN에 의해, 펄스발생회로(10b)는 펄스 CKP 및 네거티브의 펄스 XCKP를 발생하는가 여부가 제어된다. 이네이블신호 XEN이 로레벨인 때, 클록신호 CK에 동기하여 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되고, 이네이블신호 XEN이 하이레벨인 때, 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 소정의 레벨로 유지된다.That is, the enable signal XEN controls whether the pulse generating circuit 10b generates the pulse CKP and the negative pulse XCKP. When the enable signal XEN is at low level, a pulse CKP and a negative pulse XCKP are generated in synchronization with the clock signal CK, and when the enable signal XEN is at a high level, the pulse CKP and the negative pulse XCKP are respectively set to a predetermined level. maintain.

NAND게이트 G4의 출력신호는, 인버터 G5를 통해, 펄스 CKP로서 출력된다. 그리고, NAND게이트 G4의 출력신호는, 펄스 CKP의 반전신호 XCKP로서 출력된다.The output signal of NAND gate G4 is output as pulse CKP via inverter G5. The output signal of the NAND gate G4 is output as the inversion signal XCKP of the pulse CKP.

펄스발생회로(10b)에 의해 발생된 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP의 펄스폭 TD는, NOR게이트 G1a, 지연게이트 G2 및 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NOR게이트 G1a와 지연게이트 G2, G3을 구성하는 트랜지스터의 사이즈가 조정된다.The pulse width T D of the pulse CKP generated by the pulse generation circuit 10b and the negative pulse XCKP which is the inverted signal thereof is set by the sum of the delay times of the NOR gates G1a, the delay gates G2 and G3. The sizes of the transistors constituting the NOR gates G1a and the delay gates G2 and G3 are adjusted so that the pulse widths T D of XCKP and CKP sufficient for the flip-flops L1 to L4 to operate normally are obtained.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1∼L4로 이루어지는 스루래치(20)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 이네이블신호 XEN이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1∼L4에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여지고, 그리고, 펄스 CKP가 로레벨인 동안에, 받아들여진 신호가 유지되어, 출력단자에 출력된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선의 결과로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20 formed of the pulse generating circuit 10b and the flip-flops L1 to L4 is registered as a base cell of the cell base system and used for the LSI design. When the enable signal XEN is maintained at the low level, the pulse generating circuit 10b generates a narrow positive pulse CKP and a negative pulse XCKP which is an inverted signal thereof in synchronization with the clock signal CK, thereby flipping the flip-flop L1. When supplied to ˜L4 and the pulse CKP is at the high level, the signal input to the input terminal D of each flip-flop is received into each flip-flop, and the received signal is held while the pulse CKP is at the low level. And output to the output terminal. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, the D flip-flop circuit can be configured to avoid the occurrence of malfunction without changing the set-up or hold time as a result of automatic arrangement wiring. can do.

제4 실시형태Fourth embodiment

도 11은 본 발명에 관한 플립플롭회로의 제4의 실시형태를 나타낸 회로도이다.Fig. 11 is a circuit diagram showing a fourth embodiment of the flip flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20a)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10a and the through latch 20a.

펄스발생회로(10a)는, 입력된 클록신호 CK 및 비동기클리어신호 XCL에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20a)에 공급된다.The pulse generating circuit 10a outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the asynchronous clear signal XCL. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20a.

그리고, 본 실시형태에 있어서의 펄스발생회로(10a)는, 도 6 및 도 7에 나타낸 제2의 실시형태의 펄스발생회로(10a)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10a)의 이네이블신호 EN단자에 비동기클리어신호 XCL이 입력된다. 그러므로, 비동기클리어신호 XCL이 하이레벨인 때, 펄스발생회로(10a)가 동작상태로 설정되어, 펄스 CKP 및 그 반전신호 XCKP가 생성된다. 반대로 비동기클리어신호 XCL이 로레벨인 때, 펄스발생회로(10a)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.The pulse generating circuit 10a in the present embodiment has the same configuration as the pulse generating circuit 10a in the second embodiment shown in Figs. 6 and 7, except that the pulse issuing of the present embodiment is performed. The asynchronous clear signal XCL is input to the enable signal EN terminal of the circuit 10a. Therefore, when the asynchronous clear signal XCL is at the high level, the pulse generating circuit 10a is set to the operating state, so that the pulse CKP and its inverted signal XCKP are generated. On the contrary, when the asynchronous clear signal XCL is at the low level, the pulse generating circuit 10a is set in an inoperative state, so that the pulse CKP and the negative pulse XCKP are not generated.

스루래치(20a)는, 플립플롭 L1a, L2a, L3a과 L4a에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1a, L2a, L3a과 L4a에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기클리어신호 XCL이 입력되고, 플립플롭 L1a, L2a, L3a과 L4a는, 비동기클리어신호 XCL에 따라 동작상태가 제어된다.The through latch 20a is comprised by flip-flops L1a, L2a, L3a, and L4a. These flip-flops receive a signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10a and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do. However, in addition to the pulse CKP and the negative pulse XCKP, the asynchronous clear signal XCL is input to the flip-flops L1a, L2a, L3a and L4a of the present embodiment. According to the operation state is controlled.

본 실시형태에서는, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1a∼L4a로 이루어지는 스루래치(20a)가 설치되어 있다. 그리고, 펄스발생회로(10a)와 스루래치(20a)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 기본셀의 형상, 배치를 결정하면, 셀내 부하가 확정된다. 그러므로, 외부의 부하용량 등에 의해 세트업이나 홀드시간의 영향을 거의 받지 않고, 안정되게 동작 가능한 회로를 설계할 수 있다.In this embodiment, the through latch 20a which consists of four flip-flop circuits L1a-L4a is provided with respect to one pulse generation circuit 10a, for example. Then, the pulse generation circuit 10a and the through latch 20a are laid out as one group, registered as a base cell of the cell base system, and used for the LSI design. When the shape and arrangement of the base cell are determined, the intra-cell load is determined. Therefore, it is possible to design a circuit which can be stably operated without being influenced by setup or hold time by external load capacity or the like.

도 12는, 플립플롭의 일예인 L1a-1의 구성을 나타낸 회로도이다.12 is a circuit diagram showing the configuration of L1a-1, which is an example of a flip-flop.

도시한 바와 같이, 플립플롭 L1a-1은, 인버터 LG1, LG2, LG3, NAND게이트 LG4a 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1a-1 is comprised by inverters LG1, LG2, LG3, NAND gate LG4a, and transfer gates TG1, TG2.

그리고, 본 예의 플립플롭 L1a-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 대신에, NAND게이트 LG4a가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1a-1의 구성 및 동작에 대하여 설명한다.In addition, the flip-flop L1a-1 of this example uses the NAND gate LG4a instead of the inverter LG4 which comprises a storage holding loop compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. Other than that is the same. Next, the structure and operation of the flip-flop L1a-1 of this example will be described centering on the difference from the flip-flop L1 of the first embodiment.

NAND게이트 LG4a의 한쪽의 입력단자는, 인버터 LG3의 출력단자에 접속되고, 다른 쪽의 입력단자는, 비동기클리어신호 XCL의 입력단자에 접속되어 있다. NAND게이트 LG4a의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되어 있다.One input terminal of the NAND gate LG4a is connected to the output terminal of the inverter LG3, and the other input terminal is connected to the input terminal of the asynchronous clear signal XCL. The output terminal of the NAND gate LG4a is connected to the input terminal of the transfer gate TG2.

비동기클리어신호 XCL이 로레벨인 때, NAND게이트 LG4a의 출력단자가 하이레벨로 유지된다. 또 비동기클리어신호 XCL은 펄스발생회로(10a)의 이네이블신호 EN단자에도 입력되어 있으므로, CKP가 로레벨, XCKP가 하이레벨로 되고, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1a-1의 출력단자 Q는, 로레벨로 클리어된다.When the asynchronous clear signal XCL is at low level, the output terminal of the NAND gate LG4a is kept at high level. Since the asynchronous clear signal XCL is also input to the enable signal EN terminal of the pulse generating circuit 10a, CKP is at low level, XCKP is at high level, transfer gate TG2 is in a conductive state, and node ND1 is at high level. The output terminal Q of the flip-flop L1a-1 is cleared at the low level.

도 13에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1a-2의 구성을 나타낸 회로도이다.FIG. 13 is a circuit diagram showing the configuration of L1a-2 which is another example of the flip-flop in the present embodiment.

도시한 바와 같이, 플립플롭 L1a-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP3 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1a-2 is comprised by inverters LG1, LG2, LG3, LG4, pMOS transistor LP3, and transfer gates TG1 and TG2.

그리고, 본 예의 플릴플롭 L1a-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 출력단자에 pMOS트랜지스터 LP3이 접속된 것 이외는 동일하다. 다음에, pMOS트랜지스터 LP3의 접속 및 동작에 대하여 설명한다.And, in comparison with the flip-flop L1 of the first embodiment of the present invention shown in FIG. 4, the fluff flop L1a-2 of the present example has a pMOS transistor LP3 connected to the output terminal of the inverter LG4 constituting the storage holding loop. Other than that is the same. Next, the connection and operation of the pMOS transistor LP3 will be described.

pMOS트랜지스터 LP3의 소스는 전원전압 VDD에 접속되고, 드레인은, 인버터 LG4의 출력단자에 접속되고, 게이트는 비동기클리어신호 XCL의 입력단자에 접속되어 있다.The source of the pMOS transistor LP3 is connected to the power supply voltage V DD, the drain is connected to the output terminal of the inverter LG4, a gate is connected to the input terminal of the asynchronous clear signal XCL.

그리고, pMOS트랜지스터 LP3의 구동능력은, 인버터 LG4의 네거티브측의 구동트랜지스터, 즉 인버터 LG4를 구성하는 nMOS트랜지스터의 구동능력보다 크게 설정되어 있다.The driving capability of the pMOS transistor LP3 is set larger than the driving capability of the driving transistor on the negative side of the inverter LG4, that is, the nMOS transistor constituting the inverter LG4.

비동기클리어신호 XCL이 하이레벨인 때, pMOS트랜지스터 LP3이 오프상태에 있으므로, 인버터 LG3, LG4 및 트랜스퍼게이트 TG2가 구성된 기억유지루프는, 제1의 실시형태의 플립플롭 L1의 기억유지루프와 동일하게 동작하여, 노드 ND1의 신호레벨을 유지한다.Since the pMOS transistor LP3 is in the off state when the asynchronous clear signal XCL is at the high level, the storage holding loop configured with the inverters LG3, LG4 and the transfer gate TG2 is the same as the storage holding loop of the flip-flop L1 of the first embodiment. It operates to maintain the signal level of the node ND1.

한편, 비동기클리어신호 XCL이 로레벨인 때, pMOS트랜지스터 LP3이 온 상태로 되고, 인버터 LG4의 출력단자가 하이레벨, 예를 들면, 전원전압 VDD또는 그에 가까운 레벨로 유지된다. 그러므로, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨인 때, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1A-2의 출력단자 Q는, 로레벨로 클리어된다.On the other hand, when the asynchronous clear signal XCL is at the low level, the pMOS transistor LP3 is turned on, and the output terminal of the inverter LG4 is kept at a high level, for example, the power supply voltage V DD or a level close thereto. Therefore, when pulse CKP is at low level and negative pulse XCKP is at high level, transfer gate TG2 is in a conductive state, node ND1 is kept at high level, and output terminal Q of flip-flop L1A-2 is at low level. Cleared.

전술한 바와 같이, 도 12 및 도 13에 나타낸 본 실시형태의 플립플롭 L1a-1, L1a-2의 어느 것에 있어서도, 비동기클리어신호 XCL이 로레벨인 때, 플립플롭의 출력단자 Q는, 로레벨로 클리어된다. 즉, 비동기클리어신호 XCL이 로레벨인 때, 클록신호 CK에 관계없이 비동기적으로 각 플립플롭 L1a∼L4a가 클리어된다.As described above, in any of the flip-flops L1a-1 and L1a-2 of the present embodiment shown in Figs. 12 and 13, when the asynchronous clear signal XCL is low level, the output terminal Q of the flip-flop is low level. Cleared with. That is, when the asynchronous clear signal XCL is at the low level, each flip-flop L1a to L4a is cleared asynchronously regardless of the clock signal CK.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1a∼L4a로 이루어지는 스루래치(20a)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 비동기클리어신호 XCL이 하이레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1a∼L4a에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기클리어신호 XCL이 로레벨인 경우는, 출력단자 Q는 로레벨로 클리어된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20a composed of the pulse generating circuit 10a and the flip-flops L1a to L4a is registered as a base cell of the cell base system and used in the LSI design. When the asynchronous clear signal XCL is maintained at a high level, the pulse generator circuit 10a generates a narrow positive pulse CKP and a negative pulse XCKP, which is an inverted signal thereof, in synchronization with the clock signal CK, thereby flipping the flip-flop L1a. When supplied to ˜L4a and the pulse CKP is at a high level, a signal input to the input terminal D of each flip-flop is received into each flip-flop. When the asynchronous clear signal XCL is at low level, the output terminal Q is cleared at low level. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, the D flip-flop circuit can be configured to prevent the occurrence of malfunctions without changing the set-up or hold time by automatic arrangement wiring. have.

제5 실시형태5th Embodiment

도 14는 본 발명에 관한 플립플롭회로의 제5의 실시형태를 나타낸 회로도이다.Fig. 14 is a circuit diagram showing a fifth embodiment of the flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10a)와 스루래치(20b)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10a and the through latch 20b.

펄스발생회로(10a)는, 입력된 클록신호 CK 및 비동기프리세트신호 XPR에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전펄스 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20b)에 공급된다.The pulse generating circuit 10a outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the asynchronous preset signal XPR. The pulse CKP and its inverted pulse XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20b.

그리고, 본 실시형태에 있어서의 펄스발생회로(10a)는, 도 6 및 도 7에 나타낸 제2의 실시형태의 펄스발생회로(10a)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10a)의 이네이블신호 EN단자에 비동기프리세트신호 XPR이 입력된다. 그러므로, 비동기프리세트신호 XPR이 하이레벨인 때, 펄스발생회로(10a)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기프리세트신호 XPR이 로레벨인 때, 펄스발생회로(10a)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.The pulse generating circuit 10a in the present embodiment has the same configuration as the pulse generating circuit 10a in the second embodiment shown in Figs. 6 and 7, except that the pulse issuing of the present embodiment is performed. The asynchronous preset signal XPR is input to the enable signal EN terminal of the circuit 10a. Therefore, when the asynchronous preset signal XPR is at the high level, the pulse generating circuit 10a is set to the operating state, so that the pulse CKP and the negative pulse XCKP are generated. On the contrary, when the asynchronous preset signal XPR is at the low level, the pulse generating circuit 10a is set in an inoperative state, so that the pulse CKP and the negative pulse XCKP are not generated.

스루래치(20b)는, 플립플롭 L1b, L2b, L3b과 L4b에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10a)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1b, L2b, L3b과 L4b에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기프리세트신호 XPR이 입력되고, 플립플롭 L1b, L2b, L3b과 L4b는, 비동기프리세트신호 XPR에 따라 동작상태가 제어된다.The through latch 20b is comprised by flip-flops L1b, L2b, L3b, and L4b. These flip-flops receive a signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10a and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do. However, in addition to the pulse CKP and the negative pulse XCKP, the asynchronous preset signals XPR are input to the flip-flops L1b, L2b, L3b and L4b of the present embodiment, and the flip-flops L1b, L2b, L3b and L4b are asynchronous presets. The operating state is controlled in accordance with the signal XPR.

본 실시형태에서는, 1개의 펄스발생회로(10a)에 대하여, 예를 들면, 4개의 플립플롭회로 L1b∼L4b로 이루어지는 스루래치(20b)가 설치되어 있다. 그리고, 펄스발생회로(10a)와 스루래치(20b)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.In this embodiment, the through latch 20b which consists of four flip-flop circuits L1b-L4b is provided with respect to one pulse generation circuit 10a, for example. Then, the pulse generating circuit 10a and the through latch 20b are laid out as one group, registered as a basic cell of the cell base system, and used for LSI design.

도 15는, 플립플롭의 일예인 L1b-1의 구성을 나타낸 회로도이다.15 is a circuit diagram showing the configuration of L1b-1, which is an example of a flip-flop.

도시한 바와 같이, 플립플롭 L1b-1은, 인버터 LG1, LG2, LG4, NAND게이트 LG3a 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1b-1 is comprised by inverters LG1, LG2, LG4, NAND gate LG3a, and transfer gates TG1, TG2.

그리고, 본 예의 플릴플롭 L1b-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 대신에, NAND게이트 LG3a가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1b-1의 구성 및 동작에 대하여 설명한다.And the flop flop L1b-1 of this example uses NAND gate LG3a instead of the inverter LG3 which comprises a storage holding loop compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. Other than that is the same. Next, the structure and operation of the flip-flop L1b-1 of this example will be described centering on the difference from the flip-flop L1 of the first embodiment.

NAND게이트 LG3a의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 XPR의 입력단자에 접속되어 있다. NAND게이트 LG3a의 출력단자는, 인버터 LG4의 입력단자에 접속되고, 또한 인버터 LG4의 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.One input terminal of the NAND gate LG3a is connected to the node ND1, and the other input terminal is connected to the input terminal of the asynchronous preset signal XPR. The output terminal of the NAND gate LG3a is connected to the input terminal of the inverter LG4, the output terminal of the inverter LG4 is connected to the input terminal of the transfer gate TG2, and the output terminal of the transfer gate TG2 is connected to the node ND1.

비동기프리세트신호 XPR이 로레벨인 때, NAND게이트 LG3a의 출력단자가 하이레벨로 유지된다. 또 비동기프리세트신호 XPR은 펄스발생회로의 EN단자에도 입력되어 있으므로, CKP가 로레벨, XCKP가 하이레벨로 되고, 트랜스퍼게이트 TG2가 도통상태로 되어, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1b-1의 출력단자 Q는, 하이레벨로 프리세트된다.When the asynchronous preset signal XPR is at low level, the output terminal of the NAND gate LG3a is kept at high level. Since the asynchronous preset signal XPR is also input to the EN terminal of the pulse generator circuit, CKP becomes low level, XCKP becomes high level, transfer gate TG2 becomes conductive, node ND1 remains high level, and flip-flop. The output terminal Q of L1b-1 is preset to a high level.

도 16에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1b-2의 구성을 나타낸 회로도이다.16 is a circuit diagram showing the configuration of L1b-2 which is another example of the flip-flop in the present embodiment.

도시한 바와 같이, 플립플롭 L1b-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1b-2 is comprised by inverters LG1, LG2, LG3, LG4, pMOS transistor LP4, and transfer gates TG1 and TG2.

그리고, 본 예의 플릴플롭 L1b-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 출력단자에 pMOS트랜지스터 LP4가 접속된 것 이외는 동일하다. 다음에, pMOS트랜지스터 LP4의 접속 및 동작에 대하여 설명한다.And, in comparison with the flip-flop L1 of the first embodiment of the present invention shown in Fig. 4, the fluff flop L1b-2 is connected to the output terminal of the inverter LG3 constituting the storage loop by the pMOS transistor LP4. Other than that is the same. Next, the connection and operation of the pMOS transistor LP4 will be described.

pMOS트랜지스터 LP4의 소스는 전원전압 VDD에 접속되고, 드레인은, 인버터 LG3의 출력단자에 접속되고, 게이트는 비동기프리세트신호 XPR의 입력단자에 접속되어 있다.LP4 source of the pMOS transistor is connected to the power supply voltage V DD, the drain is connected to the output terminal of the inverter LG3, the gate is connected to the input terminal of the asynchronous preset signal XPR.

그리고, pMOS트랜지스터 LP4의 구동능력은, 인버터 LG3의 네거티브측의 구동트랜지스터, 즉 인버터 LG3을 구성하는 nMOS트랜지스터의 구동능력보다 크게 설정되어 있다.The driving capability of the pMOS transistor LP4 is set to be larger than the driving capability of the driving transistor on the negative side of the inverter LG3, that is, the nMOS transistor constituting the inverter LG3.

비동기프리세트신호 XPR이 로레벨인 때, pMOS트랜지스터 LP4이 온상태로 되고, 인버터 LG3의 출력단자가 하이레벨, 예를 들면, 전원전압 VDD또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1b-2의 출력단자 Q는, 하이레벨로 프리세트된다.When the asynchronous preset signal XPR is at low level, the pMOS transistor LP4 is turned on, and the output terminal of the inverter LG3 is kept at a high level, for example, the power supply voltage V DD or a level close thereto. Therefore, the node ND1 is kept at the low level, and the output terminal Q of the flip-flop L1b-2 is preset to the high level.

전술한 바와 같이, 도 15 및 도 16에 나타낸 본 실시형태의 플립플롭 L1b-1, L1b-2의 어느 것에 있어서도, 비동기프리세트신호 XPR이 로레벨인 때, 플립플롭의 출력단자 Q는, 하이레벨로 프리세트된다.As described above, in any of the flip-flops L1b-1 and L1b-2 of the present embodiment shown in Figs. 15 and 16, when the asynchronous preset signal XPR is low level, the output terminal Q of the flip-flop is high. Preset to level.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10a)와 플립플롭 L1b∼L4b로 이루어지는 스루래치(20b)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10a)는, 비동기프리세트신호 XPR이 하이레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1b∼L4b에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기프리세트신호 XPR이 로레벨인 경우는, 출력단자 Q가 하이레벨로 프리세트된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20b composed of the pulse generating circuit 10a and the flip-flops L1b to L4b is registered as a base cell of the cell base system and used in the LSI design. When the asynchronous preset signal XPR is maintained at a high level, the pulse generating circuit 10a generates a narrow positive pulse CKP and a negative pulse XCKP, which is an inverted signal thereof, in synchronization with the clock signal CK to flip the flip-flop. When supplied to L1b to L4b and the pulse CKP is at a high level, a signal input to the input terminal D of each flip-flop is received inside each flip-flop. When the asynchronous preset signal XPR is at low level, the output terminal Q is preset to high level. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, the D flip-flop circuit can be configured to prevent the occurrence of malfunctions without changing the set-up or hold time by automatic arrangement wiring. have.

제6 실시형태6th Embodiment

도 17은 본 발명에 관한 플립플롭회로의 제6의 실시형태를 나타낸 회로도이다.17 is a circuit diagram showing a sixth embodiment of the flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20c)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10b and the through latch 20c.

펄스발생회로(10b)는, 입력된 클록신호 CK 및 비동기클리어신호 CL에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20c)에 공급된다.The pulse generating circuit 10b outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the asynchronous clear signal CL. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20c.

그리고, 본 실시형태에 있어서의 펄스발생회로(10b)는, 도 9 및 도 10에 나타낸 제3의 실시형태의 펄스발생회로(10b)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발생회로(10b)의 이네이블신호 XEN단자에 비동기클리어신호 CL이 입력된다. 그러므로, 비동기클리어신호 CL이 로레벨인 때, 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기클리어신호 CL이 하이레벨인 때, 펄스발생회로(10b)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.In addition, the pulse generation circuit 10b in this embodiment has the same structure as the pulse generation circuit 10b of 3rd Embodiment shown in FIG. 9 and FIG. The asynchronous clear signal CL is input to the enable signal XEN terminal of the circuit 10b. Therefore, when the asynchronous clear signal CL is at the low level, the pulse generating circuit 10b is set to the operating state, so that the pulse CKP and the negative pulse XCKP are generated. On the contrary, when the asynchronous clear signal CL is at the high level, the pulse generating circuit 10b is set in an inactive state, so that the pulse CKP and the negative pulse XCKP are not generated.

스루래치(20c)는, 플립플롭 L1c, L2c, L3c와 L4c에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1c, L2c, L3c와 L4c에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기클리어신호 CL이 입력되고, 플립플롭 L1c, L2c, L3c와 L4c는, 비동기클리어신호 CL에 따라 동작상태가 제어된다.The through latch 20c is comprised by flip-flops L1c, L2c, L3c, and L4c. These flip-flops accept the signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10b and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do. However, in addition to the pulse CKP and the negative pulse XCKP, the asynchronous clear signal CL is input to the flip-flops L1c, L2c, L3c and L4c of the present embodiment, and the flip-flops L1c, L2c, L3c and L4c are the asynchronous clear signal CL. According to the operation state is controlled.

본 실시형태에서는, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1c∼L4c로 이루어지는 스루래치(20c)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20c)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.In this embodiment, the through latch 20c which consists of four flip-flop circuits L1c-L4c is provided with respect to one pulse generation circuit 10b, for example. Then, the pulse generation circuit 10b and the through latch 20c are laid out as one group, registered as a base cell of the cell base system, and used for LSI design.

도 18은, 플립플롭의 일예인 L1c-1의 구성을 나타낸 회로도이다.18 is a circuit diagram showing the configuration of L1c-1 as an example of a flip-flop.

도시한 바와 같이, 플립플롭 L1c-1은, 인버터 LG1, LG2, LG4, NOR게이트 LG3b 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1c-1 is comprised by inverters LG1, LG2, LG4, NOR gate LG3b, and transfer gates TG1, TG2.

그리고, 본 예의 플릴플롭 L1c-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 대신에, NOR게이트 LG3b가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1c-1의 구성 및 동작에 대하여 설명한다.And the flop flop L1c-1 of this example uses the NOR gate LG3b instead of the inverter LG3 which comprises a storage holding loop compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. Other than that is the same. Next, the structure and operation of the flip-flop L1c-1 of this example will be described centering on the difference from the flip-flop L1 of the first embodiment.

NOR게이트 LG3b의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기클리어신호 CL의 입력단자에 접속되어 있다. NOR게이트 LG3b의 출력단자는, 인버터 LG4의 입력단자에 접속되고, 또한 인버터 LG4의 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.One input terminal of the NOR gate LG3b is connected to the node ND1, and the other input terminal is connected to the input terminal of the asynchronous clear signal CL. The output terminal of the NOR gate LG3b is connected to the input terminal of the inverter LG4, the output terminal of the inverter LG4 is connected to the input terminal of the transfer gate TG2, and the output terminal of the transfer gate TG2 is connected to the node ND1.

비동기클리어신호 CL이 하이레벨인 때, NOR게이트 LG3b의 출력단자가 로레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1c-1의 출력단자 Q는, 로레벨로 클리어된다.When the asynchronous clear signal CL is at high level, the output terminal of the NOR gate LG3b is kept at low level. Therefore, the node ND1 is maintained at the high level, and the output terminal Q of the flip-flop L1c-1 is cleared at the low level.

도 19에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1c-2의 구성을 나타낸 회로도이다.19 is a circuit diagram showing the configuration of L1c-2 which is another example of the flip-flop in the present embodiment.

도시한 바와 같이, 플립플롭 L1c-2는, 인버터 LG1, LG2, LG3, LG4, pMOS트랜지스터 LP4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1c-2 is comprised by inverters LG1, LG2, LG3, LG4, pMOS transistor LP4, and transfer gates TG1 and TG2.

그리고, 본 예의 플릴플롭 L1c-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3의 출력단자에 nMOS트랜지스터 LN3이 접속된 것 이외는 동일하다. 다음에, nMOS트랜지스터 LN3의 접속 및 동작에 대하여 설명한다.And the flop flop L1c-2 of this example is compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. 4, and nMOS transistor LN3 is connected to the output terminal of the inverter LG3 which comprises a storage hold loop. Other than that is the same. Next, the connection and operation of the nMOS transistor LN3 will be described.

nMOS트랜지스터 LN3의 소스는 접지전위 GND에 접속되고, 드레인은, 인버터 LG3의 출력단자에 접속되고, 게이트는 비동기클리어신호 CL의 입력단자에 접속되어 있다.The source of the nMOS transistor LN3 is connected to the ground potential GND, the drain is connected to the output terminal of the inverter LG3, and the gate is connected to the input terminal of the asynchronous clear signal CL.

그리고, nMOS트랜지스터 LN3의 구동능력은, 인버터 LG3의 포지티브측의 구동트랜지스터, 즉 인버터 LG3을 구성하는 pMOS트랜지스터의 구동능력보다 크게 설정되어 있다.The driving capability of the nMOS transistor LN3 is set to be larger than the driving capability of the driving transistor on the positive side of the inverter LG3, that is, the pMOS transistor constituting the inverter LG3.

비동기클리어신호 CL이 하이레벨인 때, nMOS트랜지스터 LN3이 온상태로 되고, 인버터 LG3의 출력단자가 로레벨, 예를 들면, 접지전위 GND 또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1c-2의 출력단자 Q는, 로레벨로 클리어된다.When the asynchronous clear signal CL is high level, the nMOS transistor LN3 is turned on, and the output terminal of the inverter LG3 is kept at a low level, for example, the ground potential GND or a level close thereto. Therefore, the node ND1 is kept at the high level, and the output terminal Q of the flip-flop L1c-2 is cleared at the low level.

전술한 바와 같이, 도 18 및 도 19에 나타낸 본 실시형태의 플립플롭 L1c-1, L1c-2의 어느 것에 있어서도, 비동기클리어신호 CL이 하이레벨인 때, 플립플롭의 출력단자 Q는, 로레벨로 클리어된다. 즉, 비동기클리어신호 CL이 하이레벨인 때, 클록신호 CK에 관계없이 각 플립플롭 L1c∼L4c가 비동기클리어된다.As described above, in any of the flip-flops L1c-1 and L1c-2 of the present embodiment shown in Figs. 18 and 19, when the asynchronous clear signal CL is high level, the output terminal Q of the flip-flop is low level. Cleared with. That is, when the asynchronous clear signal CL is at high level, each flip-flop L1c to L4c is asynchronous cleared regardless of the clock signal CK.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1c∼L4c로 이루어지는 스루래치(20c)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 비동기클리어신호 CL이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1c∼L4c에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기클리어신호 CL이 하이레벨인 경우, 출력단자 Q는 로레벨로 클리어된다. 1개의 기본셀내에 펄스발생회로와 그 부하로 되는 래치회로가 포함되어 있으므로, 자동배치배선으로 세트업이나 홀드타임이 변동되지 않고, 오동작의 발생을 회피할 수 있는 D플립플롭회로를 구성할 수 있다.As described above, according to the present embodiment, the through latch 20c composed of the pulse generating circuit 10b and the flip-flops L1c to L4c is registered as a base cell of the cell base system and used for the LSI design. When the asynchronous clear signal CL is kept at the low level, the pulse generating circuit 10b generates a narrow positive pulse CKP and a negative pulse XCKP which is an inverted signal thereof in synchronization with the clock signal CK, and flips the flip-flop L1c. When supplied to ˜L4c and the pulse CKP is at a high level, a signal input to the input terminal D of each flip-flop is received into each flip-flop. When the asynchronous clear signal CL is at high level, the output terminal Q is cleared at low level. Since a pulse generator circuit and a latch circuit serving as a load are included in one basic cell, the D flip-flop circuit can be configured to prevent the occurrence of malfunctions without changing the set-up or hold time by automatic arrangement wiring. have.

제7 실시형태7th embodiment

도 20은 본 발명에 관한 플립플롭회로의 제7의 실시형태를 나타낸 회로도이다.20 is a circuit diagram showing a seventh embodiment of a flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10b)와 스루래치(20d)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10b and the through latch 20d.

펄스발생회로(10b)는, 입력된 클록신호 CK 및 비동기프리세트신호 PR에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이고, 스루래치(20c)에 공급된다.The pulse generating circuit 10b outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the asynchronous preset signal PR. The pulse CKP and its inverted signal XCKP are positive and negative pulses having a narrow pulse width, and are supplied to the through latch 20c.

그리고, 본 실시형태에 있어서의 펄스발생회로(10b)는, 도 9 및 도 10에 나타낸 제3의 실시형태의 펄스발생회로(10b)와 동일구성을 가지고 있으며, 다만, 본 실시형태의 펄스발행회로(10b)의 이네이블신호 XEN단자에 비동기프리세트신호 PR이 입력된다. 그러므로, 비동기프리세트신호 PR이 로레벨인 때, 펄스발생회로(10b)가 동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다. 반대로 비동기프리세트신호 PR이 하이레벨인 때, 펄스발생회로(10b)가 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP가 생성되지 않는다.In addition, the pulse generation circuit 10b in this embodiment has the same structure as the pulse generation circuit 10b of the 3rd embodiment shown in FIG. 9 and FIG. 10, but issuing the pulse of this embodiment. The asynchronous preset signal PR is input to the enable signal XEN terminal of the circuit 10b. Therefore, when the asynchronous preset signal PR is at the low level, the pulse generating circuit 10b is set to the operating state, so that a pulse CKP and a negative pulse XCKP are generated. On the contrary, when the asynchronous preset signal PR is at the high level, the pulse generating circuit 10b is set in an inactive state, so that the pulse CKP and the negative pulse XCKP are not generated.

스루래치(20d)는, 플립플롭 L1d, L2d, L3d와 L4d에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10b)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다. 다만, 본 실시형태의 플립플롭 L1d, L2d, L3d와 L4d에는, 각각 펄스 CKP 및 네거티브의 펄스 XCKP 외에, 비동기프리세트신호 PR이 입력되고, 플립플롭 L1d, L2d, L3d와 L4d는, 비동기프리세트신호 PR에 따라 동작상태가 제어된다.The through latch 20d is constituted by flip flops L1d, L2d, L3d and L4d. These flip-flops accept the signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10b and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do. However, in addition to the pulse CKP and the negative pulse XCKP, the asynchronous preset signals PR are input to the flip-flops L1d, L2d, L3d and L4d of the present embodiment, and the flip-flops L1d, L2d, L3d and L4d are asynchronous presets. The operating state is controlled in accordance with the signal PR.

본 실시형태에서는, 1개의 펄스발생회로(10b)에 대하여, 예를 들면, 4개의 플립플롭회로 L1d∼L4d로 이루어지는 스루래치(20d)가 설치되어 있다. 그리고, 펄스발생회로(10b)와 스루래치(20d)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.In this embodiment, the through latch 20d which consists of four flip-flop circuits L1d-L4d is provided with respect to one pulse generation circuit 10b, for example. Then, the pulse generation circuit 10b and the through latch 20d are laid out as one group, registered as a base cell of the cell base system, and used for the LSI design.

도 21은, 플립플롭의 일예인 L1d-1의 구성을 나타낸 회로도이다.21 is a circuit diagram showing the configuration of L1d-1 as an example of a flip-flop.

도시한 바와 같이, 플립플롭 L1d-1은, 인버터 LG1, LG2, LG3, NOR게이트 LG4b 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1d-1 is comprised by inverters LG1, LG2, LG3, NOR gate LG4b, and transfer gates TG1, TG2.

그리고, 본 예의 플릴플롭 L1d-1은, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 대신에, NOR게이트 LG4b가 사용된 것 이외는 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1d-1의 구성 및 동작에 대하여 설명한다.And the flop flop L1d-1 of this example uses the NOR gate LG4b instead of the inverter LG4 which comprises a memory holding loop compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. Other than that is the same. Next, the configuration and operation of the flip-flop L1d-1 of this example will be described centering on the difference from the flip-flop L1 of the first embodiment.

NOR게이트 LG4b의 한쪽의 입력단자는, 인버터 LG3의 출력단자에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 PR의 입력단자에 접속되어 있다. NOR게이트 LG4b의 출력단자는, 트랜스퍼게이트 TG2의 입력단자에 접속되어 있다.One input terminal of the NOR gate LG4b is connected to the output terminal of the inverter LG3, and the other input terminal is connected to the input terminal of the asynchronous preset signal PR. The output terminal of the NOR gate LG4b is connected to the input terminal of the transfer gate TG2.

비동기프리세트신호 PR이 하이레벨인 때, NOR게이트 LG4b의 출력단자가 로레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1d-1의 출력단자 Q는, 하이레벨로 프리세트된다.When the asynchronous preset signal PR is high level, the output terminal of the NOR gate LG4b is kept at low level. Therefore, the node ND1 is kept at the low level, and the output terminal Q of the flip-flop L1d-1 is preset to the high level.

도 22에는, 본 실시형태에 있어서의 플립플롭의 또 1개의 예인 L1d-2의 구성을 나타낸 회로도이다.22 is a circuit diagram showing the configuration of L1d-2 which is another example of the flip-flop in the present embodiment.

도시한 바와 같이, 플립플롭 L1d-2는, 인버터 LG1, LG2, LG3, LG4, nMOS트랜지스터 LN4 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1d-2 is comprised by inverters LG1, LG2, LG3, LG4, nMOS transistor LN4, and transfer gates TG1 and TG2.

그리고, 본 예의 플릴플롭 L1d-2는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG4의 출력단자에 nMOS트랜지스터 LN4가 접속된 것 이외는 동일하다. 다음에, nMOS트랜지스터 LN4의 접속 및 동작에 대하여 설명한다.And the flop flop L1d-2 of this example is compared with the flip-flop L1 of 1st Embodiment of this invention shown in FIG. 4, and nMOS transistor LN4 is connected to the output terminal of the inverter LG4 which comprises a storage hold loop. Other than that is the same. Next, the connection and operation of the nMOS transistor LN4 will be described.

nMOS트랜지스터 LN4의 소스는 접지전위 GND에 접속되고, 드레인은, 인버터 LG4의 출력단자에 접속되고, 게이트는 비동기프리세트신호 PR의 입력단자에 접속되어 있다.The source of the nMOS transistor LN4 is connected to the ground potential GND, the drain is connected to the output terminal of the inverter LG4, and the gate is connected to the input terminal of the asynchronous preset signal PR.

그리고, nMOS트랜지스터 LN4의 구동능력은, 인버터 LG4의 포지티브측의 구동트랜지스터, 즉 인버터 LG4를 구성하는 pMOS트랜지스터의 구동능력보다 크게 설정되어 있다.The driving capability of the nMOS transistor LN4 is set to be larger than that of the positive transistor of the inverter LG4, that is, the pMOS transistor constituting the inverter LG4.

비동기프리세트신호 PR이 로레벨인 때, nMOS트랜지스터 LN4가 오프상태에 있으므로, 인버터 LG3, LG4 및 트랜스퍼게이트 TG2가 구성된 기억유지루프는, 제1의 실시형태의 플립플롭 L1의 기억유지루프와 동일하게 동작하여, 노드 ND1의 신호레벨을 유지한다.Since the nMOS transistor LN4 is in the off state when the asynchronous preset signal PR is at the low level, the storage holding loop configured with the inverters LG3, LG4 and the transfer gate TG2 is the same as the storage holding loop of the flip-flop L1 of the first embodiment. Operation to maintain the signal level of the node ND1.

한편, 비동기프리세트신호 PR이 하이레벨인 때, nMOS트랜지스터 LN4가 온상태로 되고, 인버터 LG4의 출력단자가 로레벨, 예를 들면, 접지전위 GND 또는 그것에 가까운 레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1d-2의 출력단자 Q는, 하이레벨로 프리세트된다.On the other hand, when the asynchronous preset signal PR is at high level, the nMOS transistor LN4 is turned on, and the output terminal of the inverter LG4 is kept at a low level, for example, the ground potential GND or a level close thereto. Therefore, the node ND1 is kept at the low level, and the output terminal Q of the flip-flop L1d-2 is preset to the high level.

전술한 바와 같이, 도 21 및 도 22에 나타낸 본 실시형태의 플립플롭 L1d-1, L1d-2의 어느 것에 있어서도, 비동기프리세트신호 PR이 하이레벨인 때, 플립플롭의 출력단자 Q는, 하이레벨로 프리세트된다. 즉, 비동기프리세트신호 PR이 하이레벨인 때, 클록신호 CK에 관계없이 각 플립플롭 L1c∼L4c가 프리세트된다.As described above, in any of the flip-flops L1d-1 and L1d-2 of the present embodiment shown in Figs. 21 and 22, when the asynchronous preset signal PR is high level, the output terminal Q of the flip-flop is high. Preset to level. That is, when the asynchronous preset signal PR is at high level, each flip-flop L1c to L4c is preset regardless of the clock signal CK.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10b)와 플립플롭 L1d∼L4d로 이루어지는 스루래치(20d)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 펄스발생회로(10b)는, 비동기프리세트신호 PR이 로레벨로 유지되고 있을 때, 클록신호 CK에 동기하여 폭이 좁은 포지티브의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 플립플롭 L1d∼L4d에 공급하고, 펄스 CKP가 하이레벨인 때, 각 플립플롭의 입력단자 D에 입력된 신호가 각각의 플립플롭 내부로 받아들여진다. 비동기프리세트신호 PR이 하이레벨인 경우, 출력단자 Q가 하이레벨로 프리세트된다.As described above, according to the present embodiment, the through latch 20d composed of the pulse generating circuit 10b and the flip-flops L1d to L4d is registered as a base cell of the cell base system and used for the LSI design. When the asynchronous preset signal PR is kept at the low level, the pulse generating circuit 10b generates a narrow positive pulse CKP and a negative pulse XCKP which is an inverted signal thereof in synchronization with the clock signal CK to flip the flip-flop. When supplied to L1d to L4d and the pulse CKP is at a high level, a signal input to the input terminal D of each flip-flop is received into each flip-flop. When the asynchronous preset signal PR is high level, the output terminal Q is preset to high level.

제8 실시형태8th Embodiment

도 23은 본 발명에 관한 플립플롭회로의 제8의 실시형태를 나타낸 회로도이다.Fig. 23 is a circuit diagram showing an eighth embodiment of a flip-flop circuit according to the present invention.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10c)와 스루래치(20)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10c and the through latch 20. As shown in FIG.

펄스발생회로(10c)는, 입력된 클록신호 CK 및 스루모드신호 T에 따라, 펄스 CKP 및 그 반전펄스 XCKP를 출력한다. 펄스 CKP 및 그 반전신호 XCKP는, 스루모드신호 T에 따라 클록신호 CK의 동상(同相) 및 반전신호이거나, 또는 클록신호 CK에 동기하여, 좁은 펄스폭을 가지는 포지티브와 네거티브의 펄스이다.The pulse generating circuit 10c outputs the pulse CKP and its inverted pulse XCKP in accordance with the input clock signal CK and the through mode signal T. The pulse CKP and its inverted signal XCKP are the in-phase and inverted signals of the clock signal CK according to the through mode signal T, or are positive and negative pulses having a narrow pulse width in synchronization with the clock signal CK.

스루래치(20)는, 플립플롭 L1, L2, L3와 L4에 의해 구성되어 있다. 이들의 플립플롭은, 펄스발생회로(10c)로부터의 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP에 따라, 입력단자 D에 입력된 신호를 받아들이고, 받아들인 신호를 유지하여, 출력단자 Q에 출력한다.The through latch 20 is comprised by flip-flops L1, L2, L3, and L4. These flip-flops receive a signal input to the input terminal D in accordance with the pulse CKP from the pulse generating circuit 10c and the negative pulse XCKP which is the inverted signal thereof, hold the received signal, and output it to the output terminal Q. do.

본 실시형태에서는, 1개의 펄스발생회로(10c)에 대하여, 예를 들면, 4개의 플립플롭회로 L1∼L4로 이루어지는 스루래치(20)가 설치되어 있다. 그리고, 펄스발생회로(10c)와 스루래치(20)를 1개의 집단으로서 레이아웃하고, 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다.In this embodiment, the through latch 20 which consists of four flip-flop circuits L1-L4 is provided with respect to one pulse generation circuit 10c, for example. Then, the pulse generation circuit 10c and the through latch 20 are laid out as one group, registered as a base cell of the cell base system, and used for the LSI design.

도 24는, 펄스발생회로(10c)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, NOR게이트 G2b, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.24 shows an example of the configuration of the pulse generating circuit 10c. As shown in the figure, the pulse generation circuit of this example is composed of delay gates G1, G3, NOR gate G2b, NAND gate G4, and inverter G5.

지연게이트 G1과 G3은, 예를 들면, 인버터에 의해 구성되고, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.The delay gates G1 and G3 are configured by, for example, an inverter, give a predetermined delay time to the input signal, and invert the levels to output them.

NOR게이트 G2b는, 지연게이트 G1과 G3과의 사이에 접속되고, 그 한쪽의 입력단자는 지연게이트 G1의 출력단자에 접속되고, 다른 쪽의 입력단자는 스루모드신호 T의 입력단자에 접속되어 있다. NOR게이트 G2b의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.The NOR gate G2b is connected between the delay gates G1 and G3, one input terminal of which is connected to the output terminal of the delay gate G1, and the other input terminal of which is connected to the input terminal of the through mode signal T. . The output terminal of the NOR gate G2b is connected to the input terminal of the delay gate G3.

스루모드신호 T가 하이레벨인 때, NOR게이트 G2b의 출력신호 n2는 로레벨로 고정된다. 이에 따라 지연게이트 G3의 출력신호 n3이 하이레벨로 유지되므로, NAND게이트 G4의 출력단자에 입력한 클록신호 CK의 반전신호가 출력되고, 이것이 또한 인버터 G5에 의해 반전되고, 클록신호 CK와 동상의 신호가 인버터 G5의 출력단자에 출력된다. 즉, 펄스 CKP는 클록신호 CK와 동상의 신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 된다.When the through mode signal T is high level, the output signal n2 of the NOR gate G2b is fixed at low level. As a result, since the output signal n3 of the delay gate G3 is kept at a high level, the inverted signal of the clock signal CK input to the output terminal of the NAND gate G4 is output, which is also inverted by the inverter G5, and in phase with the clock signal CK. The signal is output to the output terminal of the inverter G5. That is, the pulse CKP becomes the in-phase signal with the clock signal CK, and the negative pulse XCKP becomes the inverted signal of the clock signal CK.

한편, 스루모드신호 T가 로레벨인 때, NOR게이트 G2b의 출력신호 n2b는 입력신호 n1의 반전신호로 되고, 즉, 이 경우에 NOR게이트 G2b는, 인버터로 이루어지는 지연게이트 G1, G3과 동일하도록 기능한다. 그러므로, 펄스발생회로(10c)에 의해 , 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, NOR게이트 G2b 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NOR게이트 G2b, 지연게이트 G1과 G3을 구성하는 트랜지스터의 사이즈가 조정된다.On the other hand, when the through mode signal T is at the low level, the output signal n2b of the NOR gate G2b becomes an inverted signal of the input signal n1, that is, in this case, the NOR gate G2b is equal to the delay gates G1 and G3 formed of the inverter. Function. Therefore, the pulse generating circuit 10c generates a narrow pulse CKP and a negative pulse XCKP which is an inverted signal thereof, respectively. The width T D of the pulse CKP and the negative pulse XCKP is set by the sum of the delay times of the delay gates G1, the NOR gates G2b, and the delay gates G3. The sizes of the transistors constituting the NOR gates G2b and delay gates G1 and G3 are adjusted so that the pulse widths T D of XCKP and CKP sufficient for the flip-flops L1 to L4 to operate normally are obtained.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10c)에 스루모드신호 T를 인가하고, 당해 스루모드신호 T가 하이레벨인 때, 펄스발생회로(10c)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 T가 로레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20)에 공급한다.As described above, according to the present embodiment, when the through mode signal T is applied to the pulse generating circuit 10c, and the through mode signal T is at the high level, the pulse generating circuit 10c is in phase with the clock signal CK. Negative pulse XCKP, which is an inverted signal of pulse CKP and clock signal CK, is generated, respectively. When through-mode signal T is at low level, narrow pulse CKP and negative pulse XCKP are respectively generated in synchronization with clock signal CK. The through latch 20 is supplied.

제9 실시형태9th Embodiment

도 25는 본 발명에 관한 플립플롭회로의 제9의 실시형태를 나타낸 회로도이다.25 is a circuit diagram showing a ninth embodiment of a flip-flop circuit according to the present invention.

본 실시형태는, 전술한 본 발명의 제8의 실시형태와 동일하게, 펄스발생회로에 동작모드에 따른 제어신호를 인가함으로써, 발생하는 펄스신호의 파형을 제어하여, 스루래치(20)에 공급한다. 다만, 본 실시형태에서는, 상기 제8의 실시형태와 달리, 네거티브의 스루모드신호 XT가 펄스발생회로(10d)에 공급된다.In the present embodiment, as in the eighth embodiment of the present invention described above, the waveform of the generated pulse signal is controlled and supplied to the through latch 20 by applying a control signal according to the operation mode to the pulse generating circuit. do. In the present embodiment, however, unlike the eighth embodiment, the negative through mode signal XT is supplied to the pulse generating circuit 10d.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10d)와 스루래치(20)와에 의해 구성되어 있다. 펄스발생회로(10d)에, 스루모드신호 XT가 외부로부터 인가되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generating circuit 10d and the through latch 20. As shown in FIG. The through mode signal XT is applied from the outside to the pulse generating circuit 10d.

도 26은, 펄스발생회로(10d)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, NAND게이트 G1b, 지연게이트 G2, G3, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.Fig. 26 shows an example of the configuration of the pulse generating circuit 10d. As shown, the pulse generating circuit of this example is constituted by NAND gate G1b, delay gate G2, G3, NAND gate G4, and inverter G5.

NAND게이트 G1b의 한쪽의 입력단자에, 클록신호 CK가 입력되고, 다른 쪽의 입력단자에 스루모드신호 XT가 입력된다. NAND게이트 G1b의 출력단자가 지연게이트 G2의 입력단자에 접속되어 있다. 지연게이트 G2와 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.The clock signal CK is input to one input terminal of the NAND gate G1b, and the through mode signal XT is input to the other input terminal. The output terminal of the NAND gate G1b is connected to the input terminal of the delay gate G2. The delay gates G2 and G3 are configured by, for example, an inverter, give a predetermined delay time to the input signal, and invert the level and output the same.

지연게이트 G2와 G3은, NAND게이트 G1b의 출력단자와 NAND게이트 G4의 한쪽의 입력단자 사이에 직렬로 접속되어 있다. 즉, 지연게이트 G2의 출력단자는 지연게이트 G3의 입력단자에 접속되고, 지연게이트 G3의 출력단자는, NAND게이트 G4의 한쪽의 입력단자에 접속되어 있다. NAND게이트 G4의 다른 쪽의 입력단자는, 클록신호 CK의 입력단자에 접속되어 있다.The delay gates G2 and G3 are connected in series between the output terminal of the NAND gate G1b and one input terminal of the NAND gate G4. That is, the output terminal of delay gate G2 is connected to the input terminal of delay gate G3, and the output terminal of delay gate G3 is connected to one input terminal of NAND gate G4. The other input terminal of the NAND gate G4 is connected to the input terminal of the clock signal CK.

스루모드신호 XT가 하이레벨인 때, NAND게이트 G1b는, 클록신호 CK에 대하여, 소정의 지연시간을 부여하고, 또한 그것을 반전한 신호 n1b를 출력한다. 즉, 이 때 NAND게이트 G1b는, 지연소자 G2, G3과 동일하게 기능한다. 그러므로, 펄스발생회로(10d)에 의해, 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, NAND게이트 G1b, 지연게이트 G2, 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1∼L4가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, NAND게이트 G1b, 지연게이트 G2와 G3을 구성하는 트랜지스터의 사이즈가 조정된다.When the through mode signal XT is at the high level, the NAND gate G1b gives a predetermined delay time to the clock signal CK and outputs the signal n1b inverted therefrom. That is, at this time, the NAND gate G1b functions similarly to the delay elements G2 and G3. Therefore, the pulse generating circuit 10d generates a narrow pulse CKP and a negative pulse XCKP which is an inverted signal thereof, respectively. The width T D of the pulse CKP and the negative pulse XCKP is set by the sum of the delay times of the NAND gate G1b, the delay gate G2, and the delay gate G3. The sizes of the transistors constituting the NAND gates G1b, delay gates G2 and G3 are adjusted so that the pulse widths T D of XCKP and CKP sufficient for the flip-flops L1 to L4 to operate normally are obtained.

한편, 스루모드신호 T가 로레벨인 때, NAND게이트 G1b의 출력신호 n1b는 하이레벨로 고정되고, 그러므로 지연게이트 G3의 출력신호 n3은 하이레벨로 유지된다. 이 때, NAND게이트 G4의 출력신호는 클록신호 CK의 반전신호이고, 인버터 G5의 출력신호는 클록신호 CK의 동상신호로 된다.On the other hand, when the through mode signal T is at low level, the output signal n1b of the NAND gate G1b is fixed at a high level, and therefore the output signal n3 of the delay gate G3 is kept at a high level. At this time, the output signal of the NAND gate G4 is the inverted signal of the clock signal CK, and the output signal of the inverter G5 is the in-phase signal of the clock signal CK.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10d)에 스루모드신호 XT를 인가하고, 당해 스루모드신호 XT가 로레벨인 때, 펄스발생회로(10d)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 XT가 하이레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20)에 공급한다.As described above, according to the present embodiment, when the through mode signal XT is applied to the pulse generating circuit 10d, and the through mode signal XT is at the low level, the pulse generating circuit 10d is in phase with the clock signal CK. Negative pulse XCKP, which is an inverted signal of pulse CKP and clock signal CK, is generated, respectively. When through-mode signal XT is at high level, narrow pulse CKP and negative pulse XCKP are respectively generated in synchronization with clock signal CK. The through latch 20 is supplied.

제10 실시형태Tenth embodiment

도 27은 본 발명에 관한 플립플롭회로의 제10의 실시형태를 나타낸 회로도이다.27 is a circuit diagram showing a tenth embodiment of a flip-flop circuit according to the present invention.

도 27은, 예를 들면, 본 발명의 제9의 실시형태의 플립플롭회로를 사용하여 구성되어 있는 회로예를 나타내고 있다. 도시한 바와 같이, 본 예의 회로는, 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n, PFF2l,…, PFF2n, 조합회로(100,110) 등에 의해 구성되어 있다.FIG. 27 shows an example of a circuit configured using the flip-flop circuit of the ninth embodiment of the present invention, for example. As shown in the drawing, the circuits of this example include flip-flop circuits PFF11,. , PFF1n, PFF2l,... , PFF2n, combination circuits 100 and 110, and the like.

외부로부터의 x비트의 입력신호 Si1l, …, Si1x와 y비트의 입력신호 Si2l, …, Si2y가 각각 x개의 D플립플롭 DFF1, …, DFFx와 y의 AND게이트 AND1, …, ANDy에 입력된다.X-bit input signal S i1l,. , S i1x and y bits of input signal S i2l,. , S i2y are x D flip-flops DFF1,... , AND gates AND1 of DFFx and y,... And ANDy.

조합회로(100)에, x개의 D플립플롭 DFF1, …, DFFx 및 y개의 AND게이트 AND1, …, ANDy로부터의 출력신호가 입력된다.In combination circuit 100, x D flip-flops DFF1,... , DFFx and y AND gates AND1,... The output signal from ANDy is input.

조합회로(100)는, 이들의 회로로부터 입력된 (x+y)개의 신호에 대하여, 소정의 논리연산을 행하고, 연산의 결과, 4비트를 1조로 하여, n조의 신호 S11, …, S01n을 출력한다. 이들의 n조의 신호 S11, …, S01n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n에 입력된다.The combination circuit 100 performs a predetermined logical operation on the (x + y) signals inputted from these circuits, and as a result of the calculation, sets four bits into one set, and the n sets of signals S 11 ,... , S 01n is printed. These n sets of signals S 11 ,... , S 01n denote flip-flop circuits PFF11, ... with n through-mode functions, respectively. Is input to PFF1n.

스루모드기능부착 플립플롭회로 PFF11, …, PFF1n은, 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 다음 단의 조합회로(110)에 출력한다.Flip-flop circuit with through mode function PFF11,... , PFF1n receives and holds the input signal in accordance with the clock signal CK. The held signal is output to the combination circuit 110 of the next stage.

조합회로(110)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, 동일하게 4비트를 1조로 하여, n조의 신호 S21, …, S02n을 출력한다. 이들의 n조의 신호 S21, …, S02n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF21, …, PFF2n에 입력된다.The combination circuit 110 performs a predetermined logical operation on the input 4 × n bit signal, and, as the result of the calculation, for example, sets 4 bits as one set to n sets of signals S 21 ,. , S 02n is output. N pairs of signals S 21 ,... , S 02n are flip-flop circuits PFF21 with n through-mode functions, respectively. Is input to PFF2n.

스루모드기능부착 플립플롭회로 PFF21, …, PFF2n은, 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 다음단으로 출력한다.Flip-flop circuit with through mode function PFF21,... , PFF2n receives and holds the input signal in accordance with the clock signal CK. The held signal is output to the next stage.

스루모드기능부착 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은, 예를 들면, 본 발명의 제9의 실시형태의 플립플롭회로에 의해 구성되어 있다. 즉, 각 플립플롭회로는, 펄스발생회로와 4비트의 스루래치로 이루어지고, 펄스발생회로는 입력한 클록신호 CK 및 스루모드신호에 따라, 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 생성하여, 상기 4비트의 스루래치에 각각 공급한다.Flip-flop circuit with through mode function PFF11,... , PFF1n and PFF21,... , PFF2n is, for example, constituted by the flip-flop circuit of the ninth embodiment of the present invention. That is, each flip-flop circuit consists of a pulse generation circuit and a 4-bit through latch, and the pulse generation circuit generates a negative pulse XCKP which is a pulse CKP and its inverted signal in accordance with the input clock signal CK and through mode signal. Each of the four bits is supplied to the four latches.

그리고, 도 27에 있어서, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n 내부구성 및 내부에 생성되어 있는 펄스 CKP, 네거티브의 펄스 XCKP를 도시하지 않고 있다.27, flip-flop circuits PFF11,... , PFF1n and PFF21,... The internal configuration of PFF2n, the pulse CKP generated inside, and the negative pulse XCKP are not shown.

본 예의 회로에 있어서, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n에, 클록신호 CK 및 시스템 초기화 신호 XINIT에 따라 발생한 클록신호 CKP를 클록신호로서 입력하고, 또한, 초기화 신호 XINIT를 스루모드신호 XT로서 입력한다.In the circuit of this example, the flip-flop circuits PFF11,... , PFF1n and PFF21,... To PFF2n, a clock signal CKP generated according to the clock signal CK and the system initialization signal XINIT is input as a clock signal, and the initialization signal XINIT is input as a through mode signal XT.

도시한 바와 같이, 클록신호 CK가 인버터 INV1의 입력단자에 인가되고, 인버터 INV1의 출력단자는, NAND게이트 NAND1의 한쪽의 단자에 접속되고, NAND게이트 NAND1의 다른 쪽의 입력단자에, 초기화 신호 XINIT가 입력된다. NAND게이트 NAND1의 출력단자로부터 출력되는 클록신호 CKP는, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 클록신호단자에 입력된다. 또한, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 스루모드신호 XT의 단자에 초기화 신호 XINIT가 각각 입력된다.As shown, the clock signal CK is applied to the input terminal of the inverter INV1, the output terminal of the inverter INV1 is connected to one terminal of the NAND gate NAND1, and the initialization signal XINIT is applied to the other input terminal of the NAND gate NAND1. Is entered. Clock signal CKP outputted from the output terminal of NAND gate NAND1 is flip-flop circuit PFF11,... , PFF1n and PFF21,... Is input to the clock signal terminal of PFF2n. The flip-flop circuits PFF11,... , PFF1n and PFF21,... , The initialization signal XINIT is input to the through mode signal XT terminal of the PFF2n, respectively.

그러므로, 초기화 신호 XINIT가 로레벨로 유지되고 있을 때, NAND게이트 NAND1의 출력단자는, 하이레벨로 유지된다. 즉, 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PRR2n의 클록신호입력단자는, 하이레벨로 유지되고, 이것의 플립플립회로는 비동작상태로 설정되어 있다.Therefore, when the initialization signal XINIT is kept at the low level, the output terminal of the NAND gate NAND1 is maintained at the high level. That is, flip-flop circuits PFF11,... , PFF1n and PFF21,... The clock signal input terminal of PRR2n is held at a high level, and its flip-flip circuit is set in an inoperative state.

한편, 초기화 신호 XINIT가 하이레벨로 유지되고 있을 때, NAND게이트 NAND1의 출력단자, 입력한 클록신호 CK와 동상의 클록신호 CKP가 출력되므로, 클록신호 CKP가 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은 각각 동작상태로 설정되고, 내부의 펄스발생회로에 의해 클록신호 CKP에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생되고, 이들의 내부펄스신호에 따라, 4비트의 플립플롭은, 각각 입력단자 D1∼D4에의 입력신호를 받아들여, 내부의 기억노드에 유지되고, 그리고, 유지신호가 출력단자 Q1∼Q4에 출력된다.On the other hand, when the initialization signal XINIT is maintained at the high level, the output terminal of the NAND gate NAND1, the input clock signal CK and the clock signal CKP in phase are outputted, so that the clock signal CKP is the flip-flop circuit PFF11,... , PFF1n and PFF21,... , PFF2n is set to an operating state, respectively, and a narrow pulse CKP and a negative pulse XCKP are generated in synchronism with the clock signal CKP by an internal pulse generation circuit, and according to these internal pulse signals, 4-bit flip is performed. The flop receives the input signals to the input terminals D1 to D4, respectively, is held in the internal storage node, and the holding signal is output to the output terminals Q1 to Q4.

본 실시형태의 회로에 있어서, 초기화 신호 XINIT가 로레벨로 유지되고 있을 때, 조합회로(100)의 입력측에 있어서, AND게이트 AND1∼ANDy의 출력단자가 로레벨로 유지된다. 또한, x개의 D플립플롭 DFF1, …, DFFx에 있어서, 각 플립플롭의 클리어신호 입력단자 CL에 초기화 신호 XINIT가 인가되고 있으므로, 이들의 플립플롭 DFF1, …, DFFx의 출력단자는, 초기화 신호 XINIT가 로레벨로 유지되고 있음에 따라, 모두 클리어되어, 로레벨로 유지된다.In the circuit of this embodiment, when the initialization signal XINIT is kept at the low level, the output terminals of the AND gates AND1 to ANDy are kept at the low level on the input side of the combination circuit 100. Further, x D flip-flops DFF1,... In DFFx, since the initialization signal XINIT is applied to the clear signal input terminal CL of each flip-flop, these flip-flops DFF1,... The output terminals of the DFFx are all cleared and maintained at the low level as the initialization signal XINIT is kept at the low level.

이와 같이, 조합회로(100)의 (x+y)비트의 입력신호가 모두 클리어되어, 로레벨로 유지된다. 또한, 스루모드기능부착 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n에 있어서는, 입력된 클록신호 CKP가 하이레벨, 스루모드신호 XT로서의 초기화 신호 XINIT가 로레벨로 설정되어 있으므로, 이들의 플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n은 모두 초기화된다.In this way, all of the (x + y) bit input signals of the combination circuit 100 are cleared and maintained at the low level. In addition, flip-flop circuits with through-mode function PFF11,. , PFF1n and PFF21,... In PFF2n, since the input clock signal CKP is set at the high level and the initialization signal XINIT as the through mode signal XT is set at the low level, these flip-flop circuits PFF11,... , PFF1n and PFF21,... , PFF2n are all initialized.

그리고, 이상의 설명에서는, 스루모드기능부착 플립플롭회로는, 조합회로를 통해, PFF, …, PFF1n 및 PFF21, …, PFF2n의 2단종렬접속회로가 구성되어 있지만, 본 발명은 이에 한정되는 것이 아니고, 2단 이상의 복수단의 종렬접속으로 구성한 회로도 가능하다.Incidentally, in the above description, the flip-flop circuit with the through mode function is connected to the PFF,... , PFF1n and PFF21,... Although the two-stage parallel connection circuit of PFF2n is comprised, this invention is not limited to this, The circuit comprised by the two-stage or more multistage parallel connection is also possible.

이상, 설명한 바와 같이, 본 실시형태에 의하면, 다단(多段)의 스루모드기능부착 펄스구동플립플롭 PFF11, …,PFF1n 및 PFF21, …, PFF2n이, 직접 또는 조합게이트를 통해 종렬접속되어 있는 경우, 초기화 신호 XINIT에서 초단의 입력을 어떠한 방법, 예를 들면 AND게이트 AND1∼ANDy나 클리어기능부착 플립플롭 DFF1, …, DFFx으로 고정하고, 스루모드기능부착 펄스구동플립플롭회로 PFF11, …, PFF1n 및 PFF21, …, PFF2n의 CK입력을 하이레벨, 스루모드신호 XT입력을 로레벨로 유지함으로써, 모든 플립플롭을 초기화할 수 있다.As described above, according to the present embodiment, the pulse drive flip-flop PFF11 with a multi-stage through mode function is provided. , PFF1n and PFF21,... When PFF2n is connected in series or directly through a combination gate, the input of the first stage is initialized by the initialization signal XINIT, for example, AND gates AND1 to ANDy or flip-flop DFF1 with a clear function. , DFFx, and pulse drive flip-flop circuit with through-mode function. , PFF1n and PFF21,... All flip-flops can be initialized by keeping the CK input of PFF2n high and the through mode signal XT input low.

제11 실시형태11th Embodiment

도 28은 본 발명에 관한 플립플롭회로의 제11의 실시형태를 나타낸 회로도이다.28 is a circuit diagram showing an eleventh embodiment of the flip-flop circuit according to the present invention.

도 28은, 예를 들면, 전술한 제10의 실시형태와 동일하게, 스루모드기능부착 플립플롭회로와 조합회로와의 종렬접속으로 구성되어 있는 회로예를 나타내고 있다. 도시한 바와 같이, 본 예의 회로는, 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n, PFF4l,…, PFF4n, 조합회로(120,130,140), 입력측에 설치되어 있는 플립플롭 DFF11, DFF12, …, DFF1x, 출력측에 설치되어 있는 플립플롭 DFF21, DFF22, …, DFF2y 등에 의해 구성되어 있다.FIG. 28 shows an example of a circuit constituted by parallel connection between a flip-flop circuit with a through mode function and a combination circuit, for example, as in the tenth embodiment described above. As shown in the figure, the circuit of this example is a flip-flop circuit PFF31 with a through-mode function. , PFF3n, PFF4l,... , PFF4n, combination circuits 120, 130, 140, flip-flops DFF11, DFF12,... , DFF1x, flip-flops DFF21, DFF22,... , DFF2y and the like.

외부로부터의 x비트의 입력신호 Si1, Si2, …, Six가 각각 D플립플롭 DFF11, DFF12, …, DFF1x에 입력된다. D플립플롭 DFF11, DFF12, …, DFF1x로부터의 출력신호는, 각각 조합회로(120)에 입력된다.X-bit input signals S i1 , S i2 ,... , S ix are D flip-flops DFF11, DFF12,... , DFF1x. D flip-flop DFF11, DFF12,... The output signals from DFF1x are input to the combination circuit 120, respectively.

조합회로(120)는, D플립플롭 DFF11, DFF12, …, DFF1x로부터 입력된 x비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산의 결과, 4비트를 1조로 하여, n조의 신호 S31, …, S03n을 출력한다. 이들의 n조의 신호 S31, …, S03n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n에 입력된다.The combination circuit 120 includes D flip-flops DFF11, DFF12,... , A predetermined logical operation is performed on the x-bit signal input from DFF1x, and as a result of the operation, four bits are set as one pair, and n sets of signals S 31 ,. , S 03n is output. N pairs of signals S 31 ,... , 03n is S, n of the through mode function attached flip-PFF31, respectively ... Is input to PFF3n.

스루모드기능부착 플립플롭회로 PFF31, …, PFF3n은, 입력단자 D1∼D4에 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 클록신호 CK에 따라 출력단자 Q1∼Q4에 출력하고, 다음 단의 조합회로(130)에 입력한다.Flip-flop circuit with through mode function PFF31,... PFF3n receives and holds the signal input to the input terminals D1 to D4 in accordance with the clock signal CK. The held signal is output to the output terminals Q1 to Q4 in accordance with the clock signal CK, and input to the combination circuit 130 of the next stage.

조합회로(130)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, 동일하게 4비트를 1조로 하여, n조의 신호 S41, …, S04n을 출력한다. 이들의 n조의 신호 S41, …, S04n은, 각각 n개의 스루모드기능부착 플립플롭회로 PFF41, …, PFF4n에 입력된다.The combination circuit 130 performs a predetermined logical operation on the input 4xn bit signal, and, as the result of the calculation, for example, sets 4 bits as one set to n sets of signals S 41 ,. , S 04n is output. These n sets of signals S 41 ,... , S 04n denote flip-flop circuits PFF41, ... with n through-mode functions, respectively. Is input to PFF4n.

스루모드기능부착 플립플롭회로 PFF41, …, PFF4n은, 입력단자 D1∼D4에 입력된 신호를 클록신호 CK에 따라 받아들여, 유지한다. 그리고 유지한 신호를 클록신호 CK에 따라 출력단자 Q1∼Q4에 출력하고, 다음단의 조합회로(140)에 입력한다.Flip-flop circuit with through mode function PFF41,... PFF4n receives and holds the signal input to the input terminals D1 to D4 in accordance with the clock signal CK. The held signal is output to the output terminals Q1 to Q4 in accordance with the clock signal CK, and input to the combination circuit 140 of the next stage.

조합회로(140)는, 입력된 4×n비트의 신호에 대하여, 소정의 논리연산을 행하고, 연산결과로서, 예를 들면, y비트의 신호 S1, S2, …, S0y를 출력한다. 이들의 y비트의 출력신호는 각각 y개의 플립플롭 DFF21, DFF22, …, DFF2y에 입력된다.The combining circuit 140 performs a predetermined logical operation on the input 4xn bit signal, and, for example, the y bit signals S 1 , S 2 ,... , S 0y These y-bit output signals are y flip-flops DFF21, DFF22,... Is input to DFF2y.

입력측 및 출력측에 설치되어 있는 x개의 플립플롭 DFF11, DFF12, …, DFF1x와 y개의 플립플롭 DFF21, DFF22, …, DFF2y는, 스캔(SCAN)기능부착 D플립플롭이다. 스캔입력단자 Si에 입력된 신호는, 클록신호 CK에 따라 출력단자Q 및 스캔출력단자 S0에 각각 출력된다. 그러므로, 이들의 플립플롭이 직렬접속되고, 즉 전단의 스캔의 출력단자 S0을 후단의 스캔입력단자 Si에 각각 접속함으로써, 초단의 플립플롭에 입력되는 스캔입력신호 Si는, 클록신호 CK에 따라 순차로 후단에 전송된다.X flip-flops DFF11, DFF12, ... provided on the input side and the output side. , DFF1x and y flip-flops DFF21, DFF22,... , DFF2y is a D flip flop with a scan (SCAN) function. The signal input to the scan input terminal S i is output to the output terminal Q and the scan output terminal S 0 , respectively, in accordance with the clock signal CK. Therefore, these flip-flops are connected in series, that is, by connecting the output terminal S 0 of the preceding scan to the scan input terminal S i of the subsequent stage, respectively, so that the scan input signal Si input to the flip-flop of the first stage is connected to the clock signal CK. Accordingly, it is transmitted to the latter stage.

본 실시형태의 회로에 있어서는, 스루모드기능부착 플립플롭회로 PFF31, …, PFF3n 및 PFF41, …, PFF4n이 조합회로(120,130,140)를 통해 종렬로 접속되고, 입력측으로부터의 입력신호가 소정의 논리연산을 거쳐, 출력측에 출력된다.In the circuit of this embodiment, flip-flop circuits PFF31, ... with through mode functions are provided. , PFF3n and PFF41,... And PFF4n are connected in series via the combination circuits 120, 130, and 140, and the input signal from the input side is output to the output side through a predetermined logic operation.

이상, 설명한 바와 같이, 본 실시형태에 의하면, 다단의 스루모드기능부착 펄스구동플립플롭 PFF31, …,PFF3n 및 PFF41, …, PFF4n이, 직접 또는 조합게이트를 통해 종렬접속되어 있는 경우, 테스트신호 XTEST에서 초단의 입력을 어떠한 방법, 예를 들면 외부로부터의 직접입력이나, 스캔기능부착 플립플롭 DFF11, DFF12, …, DFF1x로 제어하고, 또 종단의 출력을 어떠한 방법, 예를 들면 외부에의 직접출력이나, 스캔기능부착 D플립플롭 DFF21, DFF22, …, DFF2y에서 관측 가능한 경우에, 스루모드기능부착 펄스구동플립플롭회로 PFF31, …, PFF3n 및 PFF41, …, PFF4n의 클록신호 CK 입력을 하이레벨, 스루모드신호 XT 입력을 로레벨로 유지함으로써, 그들의 플립플롭을 버퍼와 등가로 할 수 있어, 플립플롭의 단간(段間) 게이트의 테스트를 그들의 플립플롭에 스캔기능 등을 부가하지 않고 행할 수 있다.As described above, according to the present embodiment, the pulse drive flip-flop PFF31 with a multi-stage through mode function is provided. , PFF3n and PFF41,... When PFF4n is connected in series or directly through a combination gate, the first input of the test signal XTEST is input in any way, for example, direct input from the outside, or flip-flops DFF11, DFF12,... , DFF1x, and the output of the terminal is controlled by any method, for example, direct output to the outside, or D flip-flop with scan function DFF21, DFF22,... , Pulse drive flip-flop circuit with through-mode function, if it can be observed at DFF2y. , PFF3n and PFF41,... By keeping the clock signal CK input of the PFF4n high and the through mode signal XT input low, the flip-flops can be made equivalent to the buffer, so that the flip-flop test can be performed. This can be done without adding a scan function or the like.

제12 실시형태12th Embodiment

도 29는 본 발명에 관한 플립플롭회로의 제12의 실시형태를 나타낸 회로도이다.29 is a circuit diagram showing a twelfth embodiment of a flip-flop circuit according to the present invention.

본 실시형태의 플립플롭회로는, 전술한 동기이네이블기능, 비동기클리어기능, 비동기프리세트기능 및 스루모드기능을 모두 부가한 것이다.The flip-flop circuit of this embodiment adds all of the above-mentioned synchronous enable function, asynchronous clear function, asynchronous preset function and through mode function.

도시한 바와 같이, 본 실시형태의 플립플롭회로는, 펄스발생회로(10e)와 스루래치(20e)와에 의해 구성되어 있다.As shown, the flip-flop circuit of this embodiment is comprised by the pulse generation circuit 10e and the through latch 20e.

펄스발생회로(10e)에, 클록신호 CK 외에, 제어신호로서, 이네이블신호 EN, 비동기클리어신호 XCL, 비동기프리세트신호 XPR 및 스루모드신호 T가 각각 입력되어 있다. 펄스발생회로(10e)는, 이들의 제어신호에 따라, 클록신호 CK에 따른 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP를 각각 발생하여, 스루래치(20e)를 구성하는 플립플롭 L1e, L2e, L3e와 L4e에 각각 공급한다. 또한, 각 플립플롭 L1e, L2e, L3e와 L4e에 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 각각 입력되고, 이들의 제어신호에 따라 각 플립플롭의 동작이 제어된다.In addition to the clock signal CK, the enable signal EN, the asynchronous clear signal XCL, the asynchronous preset signal XPR, and the through mode signal T are input to the pulse generating circuit 10e, respectively. In response to these control signals, the pulse generating circuit 10e generates the pulse CKP corresponding to the clock signal CK and the negative pulse XCKP which is the inverted signal thereof, respectively, to form the flip-flops L1e, L2e, Supply to L3e and L4e respectively. The asynchronous clear signal XCL and the asynchronous preset signal XPR are respectively input to each flip flop L1e, L2e, L3e and L4e, and the operation of each flip flop is controlled in accordance with these control signals.

도 30은, 펄스발생회로(10e)의 일구성예를 나타내고 있다. 도시한 바와 같이, 본 예의 펄스발생회로는, 지연게이트 G1, G3, AND게이트 G21, NOR게이트 G22, NAND게이트 G4 및 인버터 G5에 의해 구성되어 있다.30 shows an example of the configuration of the pulse generating circuit 10e. As shown in the figure, the pulse generation circuit of this example is composed of delay gates G1, G3, AND gate G21, NOR gate G22, NAND gate G4, and inverter G5.

지연게이트 G1과 G3은, 예를 들면, 인버터에 의해 구성되어, 입력신호에 대하여 소정의 지연시간을 부여하고, 또한 그 레벨을 반전하여 출력한다.The delay gates G1 and G3 are configured by, for example, an inverter, give a predetermined delay time to the input signal, and invert the levels to output them.

AND게이트 G21은, 다입력게이트이고, 각각 입력단자는, 지연게이트 G1의 출력단자, 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR의 입력단자에 각각 접속되어 있다.The AND gate G21 is a multi-input gate, and each input terminal is connected to an output terminal of the delay gate G1, an enable signal EN, an asynchronous clear signal XCL, and an input terminal of the asynchronous preset signal XPR, respectively.

AND게이트 G21의 출력단자는, NOR게이트(22)의 한쪽의 입력단자에 접속되고, 다른 쪽의 입력단자는, 스루모드신호 T의 입력단자에 접속되어 있다. NOR게이트 G22의 출력단자는, 지연게이트 G3의 입력단자에 접속되어 있다.The output terminal of the AND gate G21 is connected to one input terminal of the NOR gate 22, and the other input terminal is connected to the input terminal of the through mode signal T. The output terminal of the NOR gate G22 is connected to the input terminal of the delay gate G3.

스루모드신호 T가 하이레벨인 때, NOR게이트 G22의 출력신호 n2c는 로레벨로 고정된다. 이에 따라 지연게이트 G3의 출력신호 n3이 하이레벨로 유지되므로, NAND게이트 G4의 출력단자에 입력한 클록신호 CK의 반전신호가 출력되고, 이것이 또한 인버터 G5에 의해 반전되고, 클록신호 CK와 동상의 신호가 인버터 G5의 출력단자에 출력된다. 즉, 펄스 CKP는 클록신호 CK와 동상의 신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 된다.When the through mode signal T is high level, the output signal n2c of the NOR gate G22 is fixed at low level. As a result, since the output signal n3 of the delay gate G3 is kept at a high level, the inverted signal of the clock signal CK input to the output terminal of the NAND gate G4 is output, which is also inverted by the inverter G5, and in phase with the clock signal CK. The signal is output to the output terminal of the inverter G5. That is, the pulse CKP becomes the in-phase signal with the clock signal CK, and the negative pulse XCKP becomes the inverted signal of the clock signal CK.

한편, 스루모드신호 T가 로레벨, 또한 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨인 때, NOR게이트 G22의 출력신호 n2c는 입력신호 n1의 반전신호로 되고, 즉, 이 경우에 AND게이트 G21과 NOR게이트 G22는, 모두 인버터로 이루어지는 지연게이트 G1, G3과 동일하도록 기능한다. 그러므로, 펄스발생회로(10e)에 의해, 폭이 좁은 펄스 CKP 및 그 반전신호인 네거티브의 펄스 XCKP가 각각 발생된다. 펄스 CKP 및 네거티브의 펄스 XCKP의 폭 TD는, 지연게이트 G1, AND게이트 G21, NOR게이트 G22 및 지연게이트 G3의 지연시간의 합계에 의해 설정된다. 플립플롭 L1e∼L4e가 정상으로 동작하는 데에 필요충분한 XCKP, CKP의 펄스폭 TD가 얻어지도록, AND게이트 G21, NOR게이트 G22 및 지연게이트 G1과 G3을 구성하는 트랜지스터의 사이즈가 조정된다.On the other hand, when the through mode signal T is at the low level, the enable signal EN, the asynchronous clear signal XCL, and the asynchronous preset signal XPR are together at a high level, the output signal n2c of the NOR gate G22 becomes an inverted signal of the input signal n1. That is, in this case, both the AND gate G21 and the NOR gate G22 function to be the same as the delay gates G1 and G3 each of which are inverters. Therefore, by the pulse generating circuit 10e, a narrow pulse CKP and a negative pulse XCKP which is an inverted signal thereof are generated, respectively. The width T D of the pulse CKP and the negative pulse XCKP is set by the sum of the delay times of the delay gate G1, the AND gate G21, the NOR gate G22, and the delay gate G3. The sizes of the transistors constituting the AND gates G21, the NOR gate G22, and the delay gates G1 and G3 are adjusted so that the pulse widths T D of XCKP and CKP sufficient for the flip-flops L1e to L4e to operate normally are obtained.

스루모드신호 T가 로레벨, 또한 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR의 어느 하나가 하이레벨인 때, NOR게이트 G22의 출력신호 n2c가 로레벨, 지연게이트 G3의 출력신호 n3이 로레벨로 유지되므로, NAND게이트 G4의 출력단자가 하이레벨, 인버터 G5의 출력단자가 로레벨로 각각 유지된다. 즉, 이 경우, 펄스발생회로(10e)는, 비동작상태로 설정되어, 펄스 CKP 및 네거티브의 펄스 XCKP의 발생이 행해지지 않는다.When the through mode signal T is at the low level, and any of the enable signal EN, the asynchronous clear signal XCL, and the asynchronous preset signal XPR are high level, the output signal n2c of the NOR gate G22 is low level and the output signal of the delay gate G3. Since n3 is kept at the low level, the output terminal of the NAND gate G4 is held at the high level and the output terminal of the inverter G5 is held at the low level, respectively. That is, in this case, the pulse generating circuit 10e is set in the inoperative state, and the generation of the pulse CKP and the negative pulse XCKP is not performed.

즉, 스루모드신호 T에 의해, 펄스발생회로(10e)에서 생성되는 펄스 CKP 및 네거티브의 펄스 XCKP의 파형이 제어된다. 스루모드신호 T가 하이레벨인 때, 펄스 CKP는 클록신호 CK 의 동상신호, 네거티브의 펄스 XCKP는 클록신호 CK의 반전신호로 되고, 스루모드신호 T가 로레벨인 때, 클록신호 CK에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 생성된다.That is, the waveforms of the pulse CKP and the negative pulse XCKP generated by the pulse generation circuit 10e are controlled by the through mode signal T. When the through mode signal T is at the high level, the pulse CKP becomes the in-phase signal of the clock signal CK, and the negative pulse XCKP is the inverted signal of the clock signal CK. When the through mode signal T is at the low level, in synchronization with the clock signal CK. Narrow pulse CKP and negative pulse XCKP are generated.

또, 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR에 의해, 펄스발생회로의 동작상태가 제어된다. 이들의 제어신호가 모두 하이레벨인 때, 펄스발생회로(10e)가 동작상태, 반대로 이들의 제어신호의 어느 하나가 로레벨인 때, 펄스발생회로(10e)가 비동작상태로 설정된다. 동작상태시에, 클록신호 CK에 동기하여 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP가 각각 발생되고, 비동작상태시에, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지된다.In addition, the operation state of the pulse generating circuit is controlled by the enable signal EN, the asynchronous clear signal XCL, and the asynchronous preset signal XPR. When all of these control signals are at the high level, when the pulse generating circuit 10e is in the operating state and conversely, when any one of these control signals is at the low level, the pulse generating circuit 10e is set to the inoperative state. In the operation state, a narrow pulse CKP and a negative pulse XCKP are generated in synchronization with the clock signal CK, and in the non-operation state, the pulse CKP is maintained at the low level and the negative pulse XCKP at the high level, respectively.

도 31은, 프리세트의 일예인 L1e의 일구성예를 나타낸 회로도이다.31 is a circuit diagram showing an example of the configuration of L1e which is an example of a preset.

도시한 바와 같이, 플립플롭 L1e는, 인버터 LG1, LG2, NAND 게이트 LG3c, LG4c 및 트랜스퍼게이트 TG1, TG2에 의해 구성되어 있다.As shown, flip-flop L1e is comprised by inverters LG1, LG2, NAND gates LG3c, LG4c, and transfer gates TG1, TG2.

그리고, 본 예의 플립플롭 L1e는, 도 4에 나타낸 본 발명의 제1의 실시형태의 플립플롭 L1과 비교하면, 기억유지루프를 구성하는 인버터 LG3, GL4의 대신에, NAND게이트 LG3c, LG4c가 사용된 것 이외은 동일하다. 다음에, 제1의 실시형태의 플립플롭 L1과의 상이한 점을 중심으로, 본 예의 플립플롭 L1e의 구성 및 동작에 대하여 설명한다.The flip-flop L1e in this example is used by the NAND gates LG3c and LG4c in place of the inverters LG3 and GL4 constituting the storage loop as compared with the flip-flop L1 in the first embodiment of the present invention shown in FIG. 4. The same is true except for the above. Next, the structure and operation of the flip-flop L1e of this example will be described centering on the difference from the flip-flop L1 of the first embodiment.

NAND게이트 LG3c의 한쪽의 입력단자는, 노드 ND1에 접속되고, 다른 쪽의 입력단자는, 비동기프리세트신호 XPR의 입력단자에 접속되어 있다. NAND게이트 LG3c의 출력단자는, NAND게이트 LG4c의 한쪽의 입력단자에 접속되어 있다. NAND게이트 LG4c의 다른 쪽의 입력단자는, 비동기클리어신호 XCL의 입력단자에 접속되고, 출력단자는 트랜스퍼게이트 TG2의 입력단자에 접속되고, 트랜스퍼게이트 TG2의 출력단자는 노드 ND1에 접속되어 있다.One input terminal of the NAND gate LG3c is connected to the node ND1, and the other input terminal is connected to the input terminal of the asynchronous preset signal XPR. The output terminal of the NAND gate LG3c is connected to one input terminal of the NAND gate LG4c. The other input terminal of the NAND gate LG4c is connected to the input terminal of the asynchronous clear signal XCL, the output terminal is connected to the input terminal of the transfer gate TG2, and the output terminal of the transfer gate TG2 is connected to the node ND1.

그러므로, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨로 유지되고 있을 때, NAND게이트 LG3c, LG4c는 인버터로서 동작하고, 입력신호에 대하여 그 반전신호를 출력한다. 이 경우, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 각각 유지되고 있을 때, 트랜스퍼게이트 TG1이 비도통상태, 트랜스퍼게이트 TG2가 도통상태로 각각 유지되므로, NAND게이트 LG3c, LG4c 및 트랜스퍼게이트 TG2에 의해, 기억유지루프가 형성되고, 노드 ND1의 신호레벨이 유지된다. 그 이외의 경우에는, 귀환루프가 형성되지 않고, 플립플롭 L1e의 신호유지기능이 작용하지 않는다.Therefore, when the asynchronous clear signal XCL and the asynchronous preset signal XPR are held together at the high level, the NAND gates LG3c and LG4c operate as inverters and output the inverted signal to the input signal. In this case, when the pulse CKP is held at the low level and the negative pulse XCKP at the high level, respectively, the transfer gate TG1 is kept in a non-conducting state, and the transfer gate TG2 is in a conductive state, respectively. Therefore, the NAND gates LG3c, LG4c, and the transfer gate are maintained. The memory holding loop is formed by TG2, and the signal level of the node ND1 is maintained. In other cases, no feedback loop is formed and the signal holding function of flip-flop L1e does not work.

예를 들면, 비동기프리세트신호 XPR이 로레벨인 때, NAND게이트 LG3c의 출력단자가 하이레벨로 유지된다. 그러므로, 노드 ND1이 로레벨로 유지되고, 플립플롭 L1e의 출력단자 Q는, 하이레벨로 프리세트된다.For example, when the asynchronous preset signal XPR is at low level, the output terminal of the NAND gate LG3c is kept at high level. Therefore, the node ND1 is kept at the low level, and the output terminal Q of the flip-flop L1e is preset to the high level.

또는, 비동기클리어신호 XCL이 로레벨인 때, NAND게이트 LG4c의 출력단자가 하이레벨로 유지된다. 그러므로, 노드 ND1이 하이레벨로 유지되고, 플립플롭 L1e의 출력단자 Q는 로레벨로 클리어된다.Alternatively, when the asynchronous clear signal XCL is at low level, the output terminal of the NAND gate LG4c is kept at high level. Therefore, the node ND1 is kept at the high level, and the output terminal Q of the flip-flop L1e is cleared at the low level.

이상 설명한 바와 같이, 본 실시형태에 의하면, 펄스발생회로(10e)와 플립플롭 L1e∼L4e로 이루어지는 스루래치(20e)를 셀베이스방식의 기본셀로서 등록하여, LSI설계에 이용한다. 스루모드신호 T가 하이레벨인 때, 펄스발생회로(10e)는 클록신호 CK와 동상인 펄스 CKP 및 클록신호 CK의 반전신호인 네거티브의 펄스 XCKP를 각각 발생하고, 스루모드신호 T가 로레벨인 때, 또한 제어신호인 이네이블신호 EN, 비동기클리어신호 XCL 및 비동기프리세트신호 XPR이 함께 하이레벨인 때, 클록신호 CK에 동기하여, 폭이 좁은 펄스 CKP 및 네거티브의 펄스 XCKP를 각각 발생하고, 상기 제어신호중 어느 하나가 로레벨인 때, 펄스신호의 생성기능이 정지되고, 비동기클리어신호 XCL이 로레벨인 때는 출력 Q가 로레벨로 클리어되고, 비동기프리세트신호 XPR이 로레벨인 때는 출력 Q가 하이레벨로 프리세트된다.As described above, according to the present embodiment, the through latch 20e composed of the pulse generating circuit 10e and the flip-flops L1e to L4e is registered as a base cell of the cell base system and used for the LSI design. When the through mode signal T is at the high level, the pulse generating circuit 10e generates a pulse CKP that is in phase with the clock signal CK and a negative pulse XCKP that is an inversion signal of the clock signal CK, respectively, and the through mode signal T is at the low level. When the enable signal EN, the asynchronous clear signal XCL, and the asynchronous preset signal XPR are also at the high level, a narrow pulse CKP and a negative pulse XCKP are respectively generated in synchronization with the clock signal CK. When any of the control signals is at the low level, the pulse signal generation function is stopped, and the output Q is cleared to the low level when the asynchronous clear signal XCL is at the low level, and the output Q when the asynchronous preset signal XPR is at the low level. Is preset to a high level.

제13 실시형태Thirteenth embodiment

도 32는 본 발명에 관한 플립플롭회로의 제13의 실시형태를 나타낸 회로도이다.32 is a circuit diagram showing a thirteenth embodiment of a flip-flop circuit according to the present invention.

도 32는, 본 실시형태의 플립플롭의 일예를 나타낸 회로도이다. 도시한 바와 같이, 본 실시형태의 플립플롭은, pMOS트랜지스터 PT1, nMOS트랜지스터 NT1로 이루어지는 다이나믹래치 DLT와 플립플롭 La에 의해 구성되어 있다.32 is a circuit diagram showing an example of a flip-flop according to the present embodiment. As shown, the flip-flop of this embodiment is comprised by the dynamic latch DLT and flip-flop La which consist of pMOS transistor PT1 and nMOS transistor NT1.

pMOS트랜지스터 PT1과 nMOS트랜지스터 NT1의 드레인이 공통으로 접속되어, 다이나믹래치 DLT의 입력단자를 구성하고, pMOS트랜지스터 PT1의 드레인과 nMOS트랜지스터 NT1의 소스가 공통으로 접속되어, 다이나믹래치 DLT의 출력단자를 구성한다. pMOS트랜지스터 PT1의 게이트에 펄스 CKP가 인가되고, nMOS트랜지스터 NT1의 게이트에 네거티브의 펄스 XCKP가 인가된다.The drains of the pMOS transistor PT1 and the nMOS transistor NT1 are commonly connected to form an input terminal of the dynamic latch DLT, and the drain of the pMOS transistor PT1 and the source of the nMOS transistor NT1 are connected in common to form an output terminal of the dynamic latch DLT. do. The pulse CKP is applied to the gate of the pMOS transistor PT1, and the negative pulse XCKP is applied to the gate of the nMOS transistor NT1.

다이나믹래치 DLT의 입력단자는, 플립플롭의 신호입력단자 Din에 접속되고, 출력단자는 플립플롭 La의 신호입력단자 D에 접속되어 있다.The input terminal of the dynamic latch DLT is connected to the signal input terminal D in of the flip-flop, and the output terminal is connected to the signal input terminal D of the flip-flop La.

그리고, 플립플롭 La는, 전술한 본 발명의 각 실시형태에 있어서의 플립플롭과 동일한 구성을 가지고 있으며, 입력된 펄스 CKP 및 네거티브의 펄스 XCKP에 따라, 신호입력단자 D의 입력신호를 받아들여, 내부에 유지한다. 그리고, 유지신호를 출력단자 Q에 출력한다.And flip-flop La has the same structure as the flip-flop in each embodiment of the present invention mentioned above, and accepts the input signal of signal input terminal D according to the input pulse CKP and negative pulse XCKP, Keep it inside. Then, the sustain signal is output to the output terminal Q.

다이나믹래치 DLT에 있어서, 펄스 CKP가 로레벨, 네거티브의 펄스 XCKP가 하이레벨로 유지되고 있을 때, 트랜지스터 PT1, NT1이 함께 온상태로 유지되고, 신호입력단자 Din에 입력한 신호가 래치 DLT를 통해, 플립플롭 La의 입력단자 D에 입력된다.In the dynamic latch DLT, when the pulse CKP is kept at the low level and the negative pulse XCKP is at the high level, the transistors PT1 and NT1 are kept on together, and the signal inputted to the signal input terminal D in sets the latch DLT. Through the input terminal D of the flip-flop La.

반대로, 펄스 CKP가 하이레벨, 네거티브의 펄스 XCKP가 로레벨로 유지되고 있을 때, 트랜지스터 PT1, NT1이 함께 오프상태로 유지된다. 이 상태에서는, 다이나믹래치 DLT의 출력단자의 신호레벨이, 당해 다이나믹래치 DLT의 출력단자의 기생용량에 의해, 유지된다.On the contrary, when the pulse CKP is held at the high level and the negative pulse XCKP is kept at the low level, the transistors PT1 and NT1 are kept off together. In this state, the signal level of the output terminal of the dynamic latch DLT is maintained by the parasitic capacitance of the output terminal of the dynamic latch DLT.

도 32에 나타내고 있지 않은 펄스발생회로에 의해 발생하는 펄스 CKP 및 네거티브의 펄스 XCKP의 펄스폭이 충분히 좁으므로, 다이나믹래치 DLT에 의해, 그 펄스기간내에 입력신호레벨을 유지할 수 있다.Since the pulse widths of the pulse CKP and the negative pulse XCKP generated by the pulse generation circuit not shown in FIG. 32 are sufficiently narrow, the dynamic latch DLT can maintain the input signal level within the pulse period.

이로써, 플립플롭의 홀드타임을 짧게 할 수 있다. 또한, 회로의 구성을 복잡하게 하지 않고, 2개의 트랜지스터 PT1, NT1을 추가하는 것만으로 실현할 수 있다.As a result, the hold time of the flip-flop can be shortened. In addition, it is possible to realize by simply adding two transistors PT1 and NT1 without complicated circuit configuration.

이상 설명한 바와 같이, 본 실시형태에 의하면, 플립플롭 La의 신호입력단자 D의 앞에, pMOS트랜지스터 PT1과 nMOS트랜지스터 NT1로 이루어지는 다이나믹래치 DLT를 설치하고, 펄스 CKP 및 네거티브의 펄스 XCKP의 짧은 펄스폭의 기간중만 입력신호가 당해 다이나믹래치 DLT에 의해 유지되므로, 회로의 구성을 복잡하게 하지 않고, 홀드타임을 짧게 설정할 수 있어, 스태틱형 플립플롭으로서 사용할 수 있다.As described above, according to the present embodiment, the dynamic latch DLT composed of the pMOS transistor PT1 and the nMOS transistor NT1 is provided in front of the signal input terminal D of the flip-flop La, and the short pulse width of the pulse CKP and the negative pulse XCKP is provided. Since the input signal is held by the dynamic latch DLT only during the period, the hold time can be shortened without complicating the circuit configuration and can be used as a static flip-flop.

이상 설명한 바와 같이, 본 발명의 D플립플롭에 의하면, 종래의 D플립플롭은 1비트분에 마스터와 슬레이브의 2개의 스루래치를 사용하지만, 본 발명에서는 1개의 스루래치로 되므로, 복수비트분을 1개의 펄스발생회로에서 구동하는 경우에 면적이나 소비전력을 삭감할 수 있는 이점이 있다.As described above, according to the D flip flop of the present invention, the conventional D flip flop uses two through latches of a master and a slave for one bit, but in the present invention, one through latch is used. When driving in one pulse generation circuit, there is an advantage that the area and power consumption can be reduced.

또 마스터래치가 생략되어 있으므로, 데이터를 수취하는 데에 필요한 세트업타임이 작아져, 고속동작이 가능하게 된다.In addition, since the master latch is omitted, the set-up time required for receiving data is shortened, thereby enabling high speed operation.

또, 종래의 펄스발생회로와 비교해서, 본 방식에서는 원래클록으로부터 펄스생성까지의 시간이 짧고, 그 결과 홀드타임도 작아, LSI설계에 사용한 경우에 타이밍설계/검증이 용이해 진다.In addition, compared with the conventional pulse generation circuit, in this system, the time from the original clock to the pulse generation is short, and as a result, the hold time is small, which makes timing design / verification easier when used in the LSI design.

또한 본 발명에서는, 펄스 생성을 위한 지연게이트단수나 펄스발생회로로부터 래치를 구동하는 경우의 버퍼단수, 구동래치수에 제한을 두고 있으므로, 홀드타임이 작고, 또 세트업타임이 마이너스로 보이는 일도 거의 없고, 또 펄스발생회로와 래치부를 일체로서 등록해도 셀사이즈가 비교적 작으므로, 셀베이스방식의 LSI설계수법으로 이용하기 쉽다.In the present invention, the number of delay gates for pulse generation and the number of buffer stages and driving latches for driving the latches from the pulse generating circuit are limited. Therefore, the hold time is small and the set-up time is hardly seen as negative. In addition, since the cell size is relatively small even if the pulse generation circuit and the latch portion are registered integrally, the cell-based LSI design method is easy to use.

또, 동기이네이블기능을 추가할 경우, 본 방식에서는 펄스발생회로의 인버터를 NAND 또는 NOR로 치환하는 것만으로 되므로, 종래의 동기이네이블부착 플립플롭과 비교하여 회로사이즈, 소비전력이 작다.In addition, when the synchronous enable function is added, the inverter merely replaces the inverter of the pulse generating circuit with NAND or NOR, so that the circuit size and power consumption are smaller than those of the conventional synchronous enabled flip-flop.

또, 본 방식의 동기클리어, 동기프리세트기능 부가는, 종래의 동기클리어, 동기프리세트기능부착 D플립플롭과 비교하여 회로가 작다. 또 동작주파수의 저하도 적다.In addition, the synchronous clear and synchronous preset functions of the present system have a smaller circuit compared with the conventional synchronous clear and D flip flops with a synchronous preset function. In addition, the operating frequency decreases little.

또, 본 방식의 스루모드 부가에 의해, 원래클록이 하이레벨의 구간에서 스루모드로 되면 래치는 버퍼와 등가의 동작을 한다. 그러므로, 초기리세트를 위해 각 래치마다 비동기클리어를 부가하는 대신에 스루모드를 사용함으로써, 회로규모 증대나 동작속도 저하를 적게 할 수 있다.In addition, through the addition of the through mode of the present system, when the original clock enters the through mode in a high level section, the latch performs an equivalent operation to the buffer. Therefore, by using the through mode instead of adding an asynchronous clear to each latch for the initial reset, it is possible to reduce the circuit size and reduce the operation speed.

또, 이 회로에 의해, 스캔테스트설계에 있어서 데이터패스중의 스캔플립플롭을 본 발명 스루모드부착 펄스구동플립플롭으로 하고, 스캔테스트시에는 펄스구동플립플롭을 스루모드로 하여, 연산게이트의 스캔테스트를 행함으로써, 스캔D플립플롭을 사용함에 따른 면적 오버헤드나 속도 저하를 줄일 수 있다.In this circuit, in the scan test design, the scan flip flop in the data path is used as the pulse drive flip flop with the through mode of the present invention, and the pulse drive flip flop is in the thru mode during the scan test. By performing the test, it is possible to reduce the area overhead and the speed decrease caused by using the scan D flip-flop.

또한 상기의 동기이네이블이나 스루모드 부가의 경우라도, 펄스 생성의 연산을 행하는 NAND게이트 이후의 회로는 변경이 없으므로 펄스 XCKP, CKP의 펄스파형의 무디어짐 등이 거의 증가하지 않고, 최고동작주파수의 열화도 적은 이점이 있다.In addition, even in the case of the above synchronous enable or through mode addition, since the circuit after the NAND gate that performs the pulse generation operation is unchanged, the pulse XCKP and the pulse waveform of CKP are almost never increased, and the maximum operating frequency is deteriorated. There is also less advantage.

전술한 바와 같이, 본 발명에 대하여 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않고, 이 기술분야에서 숙련된 자는 본 발명의 사상 및 범위를 일탈하지 않고 여러 가지 변경 및 변형을 가할 수 있다는 것을 알 수 있다.As described above, the present invention has been described with reference to the preferred embodiments, but the present invention is not limited to these embodiments, and those skilled in the art can make various changes and modifications without departing from the spirit and scope of the present invention. It can be seen that modifications can be made.

Claims (22)

클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서,A flip-flop circuit for holding and outputting an input signal in accordance with a clock signal, 상기 클록신호에 따라, 클록신호의 펄스폭보다 좁은 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와,A pulse generating circuit for generating a pulse having a predetermined width narrower than the pulse width of the clock signal in accordance with the clock signal; 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와At least one latch circuit for holding the input signal with the input timing of the pulse generated by the pulse generating circuit and outputting the held signal; 를 가지는 것을 특징으로 하는 플립플롭회로.Flip-flop circuit characterized by having. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 동작제어신호에 따라 동작/정지상태가 제어되는 것을 특징으로 하는 플립플롭회로.The flip-flop circuit according to claim 1, wherein the pulse generating circuit is controlled in an operation / stop state according to an operation control signal from the outside. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 모드제어신호에 따라, 상기 클록신호 또는 생성된 상기 펄스의 어느 하나를 상기 래치회로에 공급하는 것을 특징으로 하는 플립플롭회로.The flip-flop circuit according to claim 1, wherein the pulse generation circuit supplies either the clock signal or the generated pulse to the latch circuit in accordance with a mode control signal from the outside. 제1항에 있어서, 상기 펄스발생회로는, 외부로부터의 상태제어신호에 따라, 상기 펄스의 발생을 정지함으로써, 상기 래치회로의 새로운 신호입력을 저지하여, 상기 출력신호를 소정의 레벨로 유지시키는 것을 특징으로 하는 플립플롭회로.2. The pulse generating circuit according to claim 1, wherein the pulse generating circuit stops the generation of the pulse in accordance with a state control signal from the outside, thereby preventing a new signal input from the latch circuit and maintaining the output signal at a predetermined level. Flip-flop circuit, characterized in that. 제1항에 있어서, 상기 펄스발생회로는, 상기 생성된 펄스를 일단(一段)의 버퍼를 통해, 상기 래치회로에 출력하는 것을 특징으로 하는 플립플롭회로.The flip-flop circuit according to claim 1, wherein the pulse generating circuit outputs the generated pulse to the latch circuit through a buffer of one end. 제1항에 있어서, 상기 펄스발생회로는, 상기 생성된 펄스를 일단의 인버터를 통해, 상기 래치회로에 출력하는 것을 특징으로 하는 플립플롭회로.The flip-flop circuit according to claim 1, wherein the pulse generating circuit outputs the generated pulse to the latch circuit through a single inverter. 제1항에 있어서, 상기 래치회로는, 상기 클록신호와 비동기의 제어신호에 따라, 상기 출력신호를 소정의 레벨로 설정하는 레벨설정수단을 가지는 것을 특징으로 하는 플립플롭회로.The flip-flop circuit according to claim 1, wherein said latch circuit has level setting means for setting said output signal to a predetermined level in accordance with a control signal asynchronous with said clock signal. 제1항에 있어서, 상기 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 더 가지는 것을 특징으로 하는 플립플롭회로.2. The dynamic latch circuit according to claim 1, connected to an input terminal of said latch circuit and receiving said input signal at a level change edge at the beginning of said pulse period and holding said received signal during said pulse period. Flip-flop circuit further comprising a. 클록신호에 따라, 입력신호를 유지하고 출력하는 플립플롭회로로서,A flip-flop circuit for holding and outputting an input signal in accordance with a clock signal, 상기 클록신호를 정확히 소정의 시간만큼 지연하여, 지연클록신호를 출력하는 지연회로와,A delay circuit for delaying the clock signal by a predetermined time and outputting a delay clock signal; 상기 클록신호와 상기 지연클록신호에 따라, 소정의 논리연산을 행하고, 상기 지연회로의 지연시간에 따른 클록신호의 폭보다 좁은 폭을 가지는 펄스를 생성하는 논리회로와,A logic circuit for performing a predetermined logic operation according to the clock signal and the delay clock signal and generating a pulse having a width narrower than the width of the clock signal according to the delay time of the delay circuit; 상기 논리회로에서 생성된 펄스의 입력타이밍으로 상기 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와At least one latch circuit for holding the input signal with the input timing of the pulse generated by the logic circuit and outputting the held signal; 를 가지는 플립플롭회로.Flip-flop circuit having a. 제9항에 있어서, 상기 지연회로는, 홀수개의 인버터가 직렬접속되어 구성되어 있는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein the delay circuit comprises an odd number of inverters connected in series. 제9항에 있어서, 상기 지연회로는, 3개의 인버터가 직렬접속되어 구성되어 있는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein the delay circuit comprises three inverters connected in series. 제9항에 있어서, 상기 논리회로는, 상기 클록신호와 상기 지연클록신호의 반전논리적(反轉論理積) 또는 논리적 또는 그 양쪽을 출력하는 논리회로에 의해 구성되어 있는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein the logic circuit is constituted by a logic circuit which outputs an inverted logic or a logic of the clock signal and the delay clock signal, or both. . 제9항에 있어서, 상기 래치회로는, 상기 펄스기간중에, 상기 입력신호를 내부의 기억노드에 입력하는 제1의 게이트와,10. The circuit of claim 9, wherein the latch circuit comprises: a first gate configured to input the input signal to an internal storage node during the pulse period; 상기 펄스기간 이외의 때, 귀환루프를 형성하여, 상기 기억노드의 신호를 유지시키는 제2의 게이트와를 가지는 것을 특징으로 하는 플립플롭회로.And a second gate which forms a feedback loop and holds the signal of the storage node when the pulse period is not in the pulse period. 제13항에 있어서, 상기 귀환루프는, 2개의 인버터와 상기 제2의 게이트와에 의해 구성되고,The feedback loop of claim 13, wherein the feedback loop is constituted by two inverters and the second gate. 상기 2개의 인버터는, 상기 기억노드와 상기 제2의 게이트의 입력단자 사이에 직렬접속되고, 당해 제2의 게이트의 출력단자는, 상기 기억노드에 접속되어 있는 것을 특징으로 하는 플립플롭회로.And the two inverters are connected in series between the storage node and the input terminal of the second gate, and the output terminal of the second gate is connected to the storage node. 제9항에 있어서, 상기 펄스에 의해 구동되고 있는 상기 래치회로의 수는, 8 이하인 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein the number of the latch circuits driven by the pulses is 8 or less. 제9항에 있어서, 상기 지연회로는, 외부로부터의 상태제어신호에 따라, 출력신호를 소정의 레벨로 유지하는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein said delay circuit maintains an output signal at a predetermined level in accordance with a state control signal from the outside. 제9항에 있어서, 상기 래치회로는, 상기 클록신호의 비동기의 제어신호에 따라, 상기 출력신호를 소정의 레벨로 유지하는 레벨설정수단을 가지는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein said latch circuit has level setting means for holding said output signal at a predetermined level in accordance with an asynchronous control signal of said clock signal. 제9항에 있어서, 상기 지연회로 및 상기 래치회로는, 공통의 동작제어신호에 따라, 각각의 출력신호레벨이 제어되는 것을 특징으로 하는 플립플롭회로.10. The flip-flop circuit according to claim 9, wherein said delay circuit and said latch circuit control respective output signal levels in accordance with a common operation control signal. 제9항에 있어서, 상기 각 래치회로의 입력단자에 접속되고, 상기 펄스기간의 시작에 있어서의 레벨변화에지에 있어서, 상기 입력신호를 받아들이고, 상기 펄스기간중, 받아들인 신호를 유지하는 다이나믹래치회로를 더 가지는 것을 특징으로 하는 플립플롭회로.10. The dynamic latch according to claim 9, which is connected to an input terminal of each latch circuit and receives the input signal at a level change edge at the start of the pulse period, and maintains the received signal during the pulse period. A flip-flop circuit further comprising a circuit. 최소한 1개의 단위셀을 사용하여, 원하는 회로시스템을 구축하는 회로설계시스템으로서,A circuit design system for constructing a desired circuit system using at least one unit cell, 상기 단위셀은, 상기 클록신호에 따라, 소정의 폭을 가지는 펄스를 생성하는 펄스발생회로와,The unit cell may include a pulse generating circuit for generating a pulse having a predetermined width according to the clock signal; 상기 펄스발생회로에서 생성된 펄스의 입력타이밍으로 외부로부터의 입력신호를 유지하고, 유지한 신호를 출력하는 최소한 1개의 래치회로와At least one latch circuit for holding an input signal from the outside and outputting the held signal by the input timing of the pulse generated by the pulse generating circuit; 를 가지는 것을 특징으로 하는 회로설계시스템.Circuit design system, characterized in that having a. 제20항에 있어서, 상기 단위셀을 구성하는 래치회로의 수는, 8 이하인 것을 특징으로 하는 회로설계시스템.The circuit design system according to claim 20, wherein the number of latch circuits constituting said unit cell is 8 or less. 제20항에 있어서, 상기 펄스발생회로에 의해 생성된 펄스의 폭은, 상기 래치회로를 충분히 구동할 수 있는 정도로 설정되는 것을 특징으로 하는 회로설계시스템.21. The circuit design system according to claim 20, wherein the width of the pulse generated by the pulse generating circuit is set to such an extent that the latch circuit can be sufficiently driven.
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