KR19990021762A - Synchronous Signal Detection Device - Google Patents
Synchronous Signal Detection Device Download PDFInfo
- Publication number
- KR19990021762A KR19990021762A KR1019970045336A KR19970045336A KR19990021762A KR 19990021762 A KR19990021762 A KR 19990021762A KR 1019970045336 A KR1019970045336 A KR 1019970045336A KR 19970045336 A KR19970045336 A KR 19970045336A KR 19990021762 A KR19990021762 A KR 19990021762A
- Authority
- KR
- South Korea
- Prior art keywords
- synchronization signal
- signal
- window
- data
- synchronizing
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
Abstract
본 발명은 정확한 동기신호 패턴을 검출하여 데이터 복윈시 신뢰성을 향상시키도록 한 동기신호 검출 장치에 관한 것이다.The present invention relates to an apparatus for detecting a synchronization signal to improve the reliability of data recovery by detecting an accurate synchronization signal pattern.
본 발명의 동기신호 검출장치는 시스템을 제어하는 제어수단과; 제어수단에 접속되고 데이터가 공급되어 데이터에서 동기신호를 검출하는 제1 동기신호 검출수단과; 데이터가 공급되고 제 1 동기신호 검출수단에 접속되어 데이터를 저장하는 저장수단과; 제 1동기신호 김출수단과 제어수단에 고통으로 접속되어 동기신호가 존재하는 구간을 표시하는 제1 윈도우 신호를 발생하는 제 1윈도우 발생수단과; 저장수단과 제어수단에 공통으로 접속되어 제1 동기신호 검출수단에서 검출하지 못한 일정구간의 동기신호를 검출하는 제2 동기신호 검출수단과; 제2 동기신호 검출수단과 제어수단에 공통으로 접속되어 일정구간에서 동기신호가 존재하는 구간을 표시하는 제2 윈도우 신호를 발생하는 제2 윈도우 발생수단과; 제2 윈도우 발생수단에 접속되어 일정구간에서 선택적으로 대체 동기신호를 발생하는 대체 동기신호 발생수단과; 제1 및 제2 동기신호 발생수단과 대체 동기신호 발생수단에 공통으로 접속되어 동기신호를 출력하는 출력수단을 구비한다.An apparatus for detecting synchronization signal of the present invention comprises: control means for controlling a system; First synchronization signal detection means connected to the control means and supplied with data to detect a synchronization signal from the data; Storage means for supplying data and being connected to the first synchronization signal detecting means to store data; First window generating means which is painfully connected to the first synchronous signal extracting means and the control means and generates a first window signal indicating a section in which the synchronous signal exists; Second synchronization signal detection means connected in common to the storage means and the control means to detect a synchronization signal for a predetermined period not detected by the first synchronization signal detection means; Second window generating means connected to the second synchronization signal detecting means and the control means in common to generate a second window signal indicating a section in which the synchronization signal exists in a predetermined section; Alternative synchronization signal generation means connected to the second window generation means for selectively generating an alternative synchronization signal in a predetermined section; And an output means connected in common to the first and second synchronizing signal generating means and the alternative synchronizing signal generating means to output the synchronizing signal.
Description
본 발명은 디지털 신호의 송/수신에 관한 것으로, 특히 정확한 동기신호 패턴을 검출하여 데이터 복원시 신뢰성을 향상시키도록 한 동기신호 검출 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the transmission / reception of digital signals, and more particularly, to a synchronization signal detection apparatus for detecting an accurate synchronization signal pattern to improve reliability when restoring data.
디지털 데이터를 송신하고 수신할 때 동기 신호의 역할은 매우 중요하다. 디스크로부터 데이터를 읽어 복원하는 경우, 데이터 처리부에서 원하는 소정 비트 단위(예를 들면 8비트 단위)의 정보를 얻기 위해서는 동기 신호의 올바른 검출이 필수적이다.The role of the sync signal is very important when transmitting and receiving digital data. When reading data from a disk and restoring the data, correct detection of a synchronization signal is essential for obtaining a desired predetermined bit unit (for example, 8 bit unit) information from the data processing unit.
이를 위하여, 종래의 데이터 재생장치에는 동기신호 검출장치가 마련되어 있다. 이를 첨부한 도 1을 참조하여 설명하기로 한다.To this end, the conventional data reproduction apparatus is provided with a synchronization signal detection apparatus. This will be described with reference to FIG. 1.
도 1에 있어서, 종래의 동기신호 검출장치의 각 서브블럭의 출력파형을 도시한 도 2를 결부하여 설명하기로 한다.In FIG. 1, FIG. 2 which shows the output waveform of each subblock of the conventional synchronous signal detection apparatus is demonstrated.
도 1을 참조하면, 종래의 동기신호 검출장치는 수신된 디지털 데이터가 입력되는 동기신호 검출기(2)와, 동기신호 검출기(2)에 접속된 윈도우 발생기(4)와, 윈도우 발생기(4)에 접속된 대체 동기신호 발생기(8)와, 동기신호 검출기(2)와 대체 동기신호 발생기(8)에 접속된 선택기(10)를 구비한다.Referring to FIG. 1, a conventional synchronization signal detection apparatus includes a synchronization signal detector 2 into which received digital data is input, a window generator 4 connected to the synchronization signal detector 2, and a window generator 4; The connected alternate synchronizing signal generator 8 and the selector 10 connected to the synchronizing signal detector 2 and the alternative synchronizing signal generator 8 are provided.
제어기(6)는 동기신호 검출기(2), 윈도우 발생기(4), 대체 동기신호 발생기(8), 선택기(10)에 공통접속되어 이들을 제어하는 역할을 한다.The controller 6 is connected to the synchronization signal detector 2, the window generator 4, the alternative synchronization signal generator 8, and the selector 10 to control them.
동기신호 검출기(2)는 수신된 디지털 데이터를 입력받아, 검출하고자 하는 특정 동기신호 패턴과의 일치 여부를 테스트한다. 동기신호 검출기(2)는 만약 수신된 실제 디지털 데이터에서 도 2의 (a)와 같은 동기 신호가 검출되면, 이에 대응하여 도 2의 (c)와 같은 파형의 동기 검출신호를 출력한다. 이 경우, 우연히 수신된 디지털 데이터에서 오동작을 일으킬 수 있는, 동기신호 패턴과 같은 데이터 열이 발생할 수 있다.The sync signal detector 2 receives the received digital data and tests whether the sync signal detector matches the specific sync signal pattern to be detected. If the synchronization signal as shown in FIG. 2A is detected in the received actual digital data, the synchronization signal detector 2 outputs a synchronization detection signal having a waveform as shown in FIG. In this case, a data string such as a synchronization signal pattern may occur, which may cause a malfunction in digital data received by chance.
이를 위하여, 윈도우 발생기(4)는 동기신호가 포함된 주기기간의 주기 시점의 전후에 특정 논리 값(예를 들면, 하이(High)의 논리값)을 갖는 도2 의 (b)와 같은 윈도우 신호를 발생시킨다.To this end, the window generator 4 has a window signal as shown in FIG. 2 (b) having a specific logic value (for example, a high logic value) before and after the period time of the period in which the synchronization signal is included. Generates.
이에 따라, 동기신호 검출기(2)는 윈도우 발생기(4)로부터의 (c)의 파형도와 같은 윈도우 신호와 (a)와 같은 디지털 데이터의 동기신호를 비교하는 일치하는 (b)와 같은 파형을 갖는 동기신호를 출력한다.Accordingly, the synchronization signal detector 2 has a matching waveform such as (b) comparing the window signal such as the waveform diagram of (c) from the window generator 4 with the synchronization signal of digital data such as (a). Output a synchronization signal.
이를 상세히 하면, 송신측에서 일반적으로 동기 신호는 데이터 프레임 단위(예를 들면, N 비트)로 주기적으로 삽입되기 때문에 수신측은 해당 주기 시점의 전후에 원도우 신호를 씌워 그 구간 동안에서만 동기신호 검출을 행하게 된다. 윈도우 신호를 씌운 구간에서만 동기신호를 검출함에도 불구하고 예컨데, 외부의 충격이나 페이즈 락 루프(Phase Lock Loop ; PLL)의 오동작으로해서 (a)와 같은 디지털 데이터의 동기신호에서 비트 슬립의 일어나게 되면 N비트 주기의 윈도우 신호에 의해서는 비트 슬립 직후의 일정구간동안은 동기 신호 패턴을 검출 할 수 없게 된다. 예상된 원도우 구간 내에 동기 신호가 검출되지 않은 경우가 소정의 한계치(예를 들면, 3프레임)를 초과하게 되면, 그 때부터는 원도우를 전면 개방하여 동기 신호 패턴을 찾게 된다. 만약 다시 동기 신호를 검출하게 되면 그 때부터 또 다시 N비트 주기마다 윈도우를 개방하여 동기 신호를 검출하는 동작을 반복한다.In detail, since the synchronization signal is periodically inserted in the data frame unit (for example, N bits) at the transmitting side, the receiving side covers the window signal before and after the corresponding period and detects the synchronization signal only during the period. do. Although the sync signal is detected only in the window signal covered area, for example, if a bit slip occurs in the sync signal of digital data such as (a) due to an external shock or a malfunction of the phase lock loop (PLL), N By the window signal of the bit period, the synchronization signal pattern cannot be detected for a certain period immediately after the bit sleep. If the case where no synchronization signal is detected within the expected window period exceeds a predetermined limit (for example, three frames), then the window is opened in full to find the synchronization signal pattern. If the synchronization signal is detected again, the operation of detecting the synchronization signal is repeated by opening the window every N bit periods.
한편, 비트 슬립 직후 주기적 윈도우 내에서 실제 동기 신호가 검출되지 않을 때는 대체 동기신호 발생기(18)에서 윈도우 신호의 개방 주기에 맞추어 발생된 (d)의 파형도와 같은 대체 동기신호가 발생되어 선택기(10)에 공급된다. 그러면 선택기(10)는 제어기(6)로부터 발생한 제어신호에 따라 윈도우 신호의 개방주기에 맞추어 동기신호 검출기(2)로부터 공급되는 신호를 절체하고, 대체 동기신호 발생기(8)로부터 공급되는 대체 동기신호를 출력하게 된다. 따라서, 선택기(10)의 출력신호는 (e)와 같은 파형의 변환 동기신호를 출력하게 된다.On the other hand, when the actual synchronization signal is not detected in the periodic window immediately after the bit slip, the alternative synchronization signal generator 18 generates an alternative synchronization signal such as the waveform diagram (d) generated in accordance with the opening period of the window signal, thereby selecting the selector 10. Is supplied. The selector 10 then alternates the signal supplied from the synchronization signal detector 2 in accordance with the opening period of the window signal in accordance with the control signal generated from the controller 6 and replaces the alternative synchronization signal supplied from the alternative synchronization signal generator 8. Will print Therefore, the output signal of the selector 10 outputs the conversion synchronization signal of the waveform as shown in (e).
제어기(6)는 위치에서와 같이, 동기신호 검출기(2)에서 윈도우 개방 구간 내에 원하는 동기 신호가 검출되었는지 여부를 판단하고 만약 동기 신호가 검출되지않았다면 그 회수가 한계치를 초과하는지를 판별해서 윈도우 신호의 전면 개방 여부를 결정한다. 그리고 제어기(6)는 선택기(10)를 제어하여 동기신호 검출기(2)의 출력과 대체 동기신호 발생기(10)의 출력신호를 선택적으로 선택기(10)의 출력신호로서 출력하게 한다.The controller 6 determines whether the desired synchronization signal has been detected within the window opening section in the synchronization signal detector 2 as in the position, and if the number of times exceeds the threshold value if no synchronization signal has been detected, Determine whether the front is open. The controller 6 controls the selector 10 to selectively output the output of the synchronization signal detector 2 and the output signal of the alternative synchronization signal generator 10 as an output signal of the selector 10.
이와 같이, 종래의 동기신호 검출장치는 만약 비트 슬립이 발생한다면 그 직후 얼마동안은 실제 동기 신호 대신에 대체 동기 신호를 출력하게 됨으로써 실제 동기신호를 잃어버리게 되어 데이터 복원시 신뢰성이 현저히 떨어지는 문제점을 초래한다.As described above, if a bit slip occurs, the conventional synchronizing signal detecting device outputs an alternate synchronizing signal instead of the actual synchronizing signal for a while immediately, thereby losing the actual synchronizing signal, which causes a problem in that reliability is remarkably degraded when restoring data. do.
따라서, 본 발명의 목적은 정확한 동기신호 패턴을 검출하여 데이터 복원시 신뢰성을 향상시키도록 한 동기신호 검출 장치를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a synchronization signal detection apparatus that detects an accurate synchronization signal pattern and improves reliability when restoring data.
도 1 은 종래의 동기신호 검출장치를 나타내는 블럭도.1 is a block diagram showing a conventional synchronization signal detection apparatus.
도 2 는 도 1에 도시된 동기신호 검출장치에서 각 서브블럭의 출력 파형도.FIG. 2 is an output waveform diagram of each subblock in the synchronization signal detecting device shown in FIG. 1; FIG.
도 3 은 본 발명의 실시예에 따른 동기신호 검출장치를 나타내는 블럭도.3 is a block diagram showing an apparatus for detecting a synchronization signal according to an embodiment of the present invention.
도 4 는 도 3에 도시된 본 발명의 동기신호 검출장치에서 각 서브블럭의 출력 파형도.4 is an output waveform diagram of each subblock in the synchronization signal detecting apparatus of the present invention shown in FIG.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
2, 12, 22 : 동기신호 검출기4, 14, 24 : 원도우 발생기2, 12, 22: sync signal detector 4, 14, 24: window generator
6, 16 : 제어기8, 18 : 대체 동기신호 발생기6, 16 controller 8, 18 alternate synchronization signal generator
10, 20 : 선택기26 : 메모리10, 20: selector 26: memory
상기 목적을 달성하기 위하여, 본 발명의 동기신호 검출장치는 시스템을 제어하는 제어수단과; 제어수단에 접속되고 데이터가 공급되어 데이터에서 동기신호를 검출하는 제1 동기신호 검출수단과; 데이터가 공급되고 제1 동기신호 검출수단에 접속되어 데이터를저장하는저장수단과; 제1 동기신호 검출수단과 제어수단에 공통으로 접속되어 동기신호가 존재하는 구간을 표시하는 제1 윈도우 신호를 발생하는 제1 윈도우 발생수단과; 저장수단과 제어수단에 공통으로 접속되어 제1 동기신호 검출수단에서 검출하지 못한 일정구간의 동기신호를 검출하는 제2 동기신호 검출수단과; 제2 동기신호 검출수단과 제어수단에 공통으로 접속되어 일정구간에서 동기신호가 존재하는 구간을 표시하는 제2 윈도우 신호를 발생하는 제2 윈도우 발생수단과; 제2 윈도우 발생수단에 접속되어 일정구간에서 선택적으로 대체 동기신호를 발생하는대체 동기신호 발생수단과; 제1 및 제2 동기신호 발생수단과 대체 동기신호 발생수단에 공통으로 접속되어 동기신호를 출력하는 출력수단을 구비한다.In order to achieve the above object, the synchronization signal detecting apparatus of the present invention includes control means for controlling the system; First synchronization signal detection means connected to the control means and supplied with data to detect a synchronization signal from the data; Storage means for supplying data and being connected to the first synchronization signal detecting means to store data; First window generating means connected to the first synchronization signal detecting means and the control means in common and generating a first window signal indicating a section in which the synchronization signal exists; Second synchronization signal detection means connected in common to the storage means and the control means to detect a synchronization signal for a predetermined period not detected by the first synchronization signal detection means; Second window generating means connected to the second synchronization signal detecting means and the control means in common to generate a second window signal indicating a section in which the synchronization signal exists in a predetermined section; An alternative synchronization signal generating means connected to the second window generating means for selectively generating an alternative synchronization signal in a predetermined section; And an output means connected in common to the first and second synchronizing signal generating means and the alternative synchronizing signal generating means to output the synchronizing signal.
상기목적 외에 본 발명의 다른 목적 및 잇점들은 첨부한 도면을 참조한 실시예에 대한 상세한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and advantages of the present invention in addition to the above objects will become apparent from the detailed description of the embodiments with reference to the accompanying drawings.
이하, 본 발명의 실시예를 첨부한 도 3 및 도 4를 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to Figures 3 and 4 attached to an embodiment of the present invention will be described in detail.
도 3은 본 발명의 실시예에 따른 동기신호 검출장치의 개략적인 블록도를 도시한다.3 is a schematic block diagram of a synchronization signal detection apparatus according to an embodiment of the present invention.
도 3에 있어서, 본 발명의 동기신호 검출장치의 각 서브블럭의 출력파형을 도시한 도 4를 결부하여 설명하기로 한다.In FIG. 3, FIG. 4 which shows the output waveform of each subblock of the synchronous signal detection apparatus of this invention is demonstrated.
도 3을 참조하면, 본 발명의 동기신호 검출장치는 제1 노드(N1)를 경유하여 디지털 데이터가 공통으로 공급되는 메모리(26) 및 제1 동기신호 검출기(12)와, 제1 동기신호 검출기(12)에 직렬 접속된 제 1 윈도우 발생기(14)와, 제1 윈도우 발생기(14)에 직렬 접속된 대체 동기신호 발생기(18)와, 대체 동기신호(18) 발생기에 접속된 제2 윈도우 발생기(24)와, 메모리(26)와 제2 윈도우 발생기(24)에 공통으로 접속된 제2 동기신호 검출기(22)와, 제2 노드(N2)를 경유하여 제1 동기신호 검출기(12)와 제1 윈도우 발생기(14)에 공통으로 접속된 지연기(26)와, 제2 동기신호 검출기(22)와 지연기(28) 및 대체 동기신호 발생기(18)에 공통으로 접속된 선택기(20)를 구비한다.Referring to FIG. 3, the synchronization signal detecting apparatus of the present invention includes a memory 26 and a first synchronization signal detector 12 to which digital data is commonly supplied via a first node N1, and a first synchronization signal detector. A first window generator 14 connected in series to (12), an alternative synchronization signal generator 18 connected in series to the first window generator 14, and a second window generator connected to the alternative synchronization signal 18 generator. A second synchronization signal detector 22 commonly connected to the memory 26 and the second window generator 24, and a first synchronization signal detector 12 via the second node N2; A delay unit 26 commonly connected to the first window generator 14, and a selector 20 commonly connected to the second synchronization signal detector 22, the delay unit 28, and the alternative synchronization signal generator 18; It is provided.
제어기(16)는 제1 및제2 동기신호 검출기(12, 22), 제1 및 제2 윈도우 발생기(14, 24), 선택기(20)에 접속되어 시스템을 제어한다.The controller 16 is connected to the first and second synchronization signal detectors 12 and 22, the first and second window generators 14 and 24, and the selector 20 to control the system.
수신되는 디지털 데이터는 제1 동기신호 검출기(12)와 메모리(22)에 공통으로 공급된다. 제1 동기신호 검출기(12)는 수신된 디지털 데이터를 입력받아, 제1 윈도우 발생기(14)로부터 도 4의 (b)와 같은 파형의 윈도우 신호를 씌워 특정 동기신호 패턴과의 일치 여부를 테스트 한다. 제1 동기신호 검출기(12)는 만약 수신된 디지털 데이터에서 동기 신호가(a)와 같은 파형으로 검출되면 제1 윈도우 발생기(14)로부터의 윈도우 신호에 따라 (c)와 같은 파형의 동기 검출신호를 출력한다.The received digital data is commonly supplied to the first sync signal detector 12 and the memory 22. The first synchronization signal detector 12 receives the received digital data, and covers the window signal of the waveform as shown in FIG. 4B from the first window generator 14 to test whether the first synchronization signal detector matches the specific synchronization signal pattern. . The first synchronizing signal detector 12 detects the synchronizing detection signal of the waveform as (c) according to the window signal from the first window generator 14 if the synchronizing signal is detected as the waveform as (a) in the received digital data. Outputs
따라서, 제1 동기신호 검출기(12)와 제1 윈도우 발생기(14)의 동작은 종래 기술과 동일한 기능을 갖는다.Thus, the operation of the first synchronization signal detector 12 and the first window generator 14 has the same function as the prior art.
수신되는 디지털 데이터 시퀀스에서 (a)의 파형도에서와 같이, 비트 슬립이 일어날 수 있다. 이 경우, 제1 원도우 발생기(14)와 제 1동기 신호 검출기(12)에 의해서는 실제 동기 신호를 검출하지 못하게 되며, 이 회수가 지정된 한계치(예를 들면, 3 프레임)를 초과하게 되면 제어기(16)는 제1 윈도우 발생기(14)의 윈도우를 전면 개방하여 동기 신호 패턴을 찾게 된다. 새로운 위치에서 다시 동기 신호를 검출하게 되면 ,제1 윈도우 발생기(14)는 데이터 프레임 단위(예를 들면 N비트)의 주기로 다시 원도우를 발생시키게 된다. 종래 기술의 경우, 동기 신호를 잃어버린 후 다시 그것을 찾을 때까지 일정기간 동안 대체 동기 신호를 제1 윈도우 발생기(14)의 윈도우 신호의 개방 주기마다 발생시킨다.Bit slip may occur, as in the waveform diagram of (a) in a received digital data sequence. In this case, the first window generator 14 and the first synchronous signal detector 12 do not detect the actual synchronization signal, and if the number of times exceeds the specified limit (for example, three frames), the controller ( 16 may open the window of the first window generator 14 to find the synchronization signal pattern. When the synchronization signal is detected again at the new position, the first window generator 14 generates the window again in a data frame unit (for example, N bits). In the prior art, a replacement synchronization signal is generated for each period of opening of the window signal of the first window generator 14 for a period of time until the synchronization signal is lost and then found again.
이와 달리, 본 발명의 동기신호 검출장치에서는 메모리(26)와 제2 동기신호 검출기(22), 제2윈도우 발생기(24)를 이용해 원래의 동기 신호를 검출하는 것이 가능하다. 메모리(26)는 선입선출(First In First Out) 방식으로 수신된 디지털 데이터를 저장한다. 메모리(26)의 저장용량은 동기 미 검출 한계치(예를들면 3프레임) 구간만틈의 수신 디지털 데이터를 저장할 수 있다.In contrast, in the synchronization signal detecting apparatus of the present invention, the original synchronization signal can be detected using the memory 26, the second synchronization signal detector 22, and the second window generator 24. The memory 26 stores digital data received in a First In First Out manner. The storage capacity of the memory 26 may store received digital data only in a period of no synchronization detection limit (for example, three frames).
제2 동기 신호 검출기(22)는 제어기(16)의 제어에 의해 제2 윈도우 발생기(24)에서발생된 제2 윈도우 신호구간 내에서 동기 신호 패턴을 검출한다. 제1 윈도우 발생기(14)의 윈도우 신호를 전면 개방한 후 새로운 동기신호를 검출하게 되면, 이 때부터 제어기(16)는 제2 윈도우 발생기(24)를 제어하여 (f)의 파형도와 같은 제2 윈도우 신호를 발생하도록 한다. 즉, 제2 윈도우 발생기(24)는 새로운 동기 신호의 검출 시점으로부터 역으로 시간을 계산하여 예측되어지는 동기 신호의 존재 구간 전후에 제2 윈도우 신호를 씌우게 된다. 잃어버린 동기 신호가 제2 윈도우 발생기(24)의 제2 윈도우 신호 구간 내에서 발견되면 제2 윈도우 발생기(24)는 데이터 프레임 주기마다 제2 윈도우 신호를 발 생시켜 제1 동기 신호 검출기(12)에서 잃어버렸던 동기신호를 제2 동기신호 검출기(22)에서 검출할 수 있게 한다. 그 결과(g)의 파형도와 같이, 제1 동기신호 검출기(12)에서 비트슬립에 의해 잃어버린 동기신호 구간에서 동기신호를 검출할 수있게 된다.The second synchronization signal detector 22 detects the synchronization signal pattern within the second window signal section generated by the second window generator 24 under the control of the controller 16. When the window signal of the first window generator 14 is completely opened and a new synchronization signal is detected, the controller 16 then controls the second window generator 24 to display a second signal as shown in (f). Generate a window signal. That is, the second window generator 24 covers the second window signal before and after the existence period of the synchronization signal that is predicted by calculating the time inversely from the detection time of the new synchronization signal. If the lost synchronization signal is found within the second window signal period of the second window generator 24, the second window generator 24 generates a second window signal at every data frame period, so that the first synchronization signal detector 12 The lost synchronization signal can be detected by the second synchronization signal detector 22. As a result, as shown in the waveform diagram (g), the first synchronization signal detector 12 can detect the synchronization signal in the synchronization signal section lost by the bit slip.
한편, 메모리(26)와 제2 동기신호 검출기(22)에 의한 동기신호 검출은 제1 동기신호 검출기(12)에 의해서 처리되는 현재의 수신 디지털 데이터보다 앞선 과거의 수신데이터에 대해 수행된다. 따라서, 제1 동기신호 검출기(12)에서 검출되는 동기신호와 제2 동기신호 검출기(22)에서 검출되는 동기신호 사이에는 시간차가 존재한다. 지연기(28)는 이러한 시간 차이를 보상해 주기 위하여 사용되는 것으로, 지연기(28)의 지연 시간은 메모리(26)에 의한 지연 시간과 같은 값으로 설정된다.On the other hand, the synchronization signal detection by the memory 26 and the second synchronization signal detector 22 is performed on the received data in the past preceding the current received digital data processed by the first synchronization signal detector 12. Therefore, a time difference exists between the synchronization signal detected by the first synchronization signal detector 12 and the synchronization signal detected by the second synchronization signal detector 22. The delay unit 28 is used to compensate for this time difference, and the delay time of the delay unit 28 is set to the same value as the delay time by the memory 26.
대체 동기신호 발생기(18)는 데이터 에러 등에 의해서 실제 디지털 데이터에서 동기 신호가 검출되지 않는 경우가 허용가능 회수를 초과하여 지속되는 경우에, 즉 제1 동기신호 검출기(12)와 제2 동기신호 검출기(22)에 의한 동기 신호 검출이 모두 실패하는 경우에 대체 동기신호를 발생하는 기능을 수행한다.The alternative synchronizing signal generator 18 is a case where the case where no synchronizing signal is detected in the actual digital data due to a data error or the like persists beyond the allowable number of times, i. When all of the synchronization signals detected by (22) fail, a function of generating a replacement synchronization signal is performed.
선택기(20)에 공급되는 제2 동기신호로부터의 동기신호와 대체 동기 신호 발생기(18)로부터의 대체 동기신호 및 일정시간 지연된 제1 동기신호 검출기(12)부터의 동기신호는 제어기(16)의 제어로 이들 중 선택적으로 (e)의 파형도와 같이 동 시간대 상에 존재하는 동기신호를 출력한다.The synchronization signal from the second synchronization signal supplied to the selector 20, the replacement synchronization signal from the replacement synchronization signal generator 18, and the synchronization signal from the first synchronization signal detector 12, which have been delayed for a predetermined time, The control selectively outputs a synchronization signal existing in the same time zone as in the waveform diagram (e).
결과적으로, 본발명의 동기신호 검출장치는 비트슬립 등으로 인한 잃어버린 동기신호구간을 역으로 추적하여 잃어버린 구간에서의 동기신호를 검출할 수 있게 되어 이를 이용하여 데이터 복원시 신뢰성을 향상시킬 수 있다.As a result, the synchronization signal detecting apparatus of the present invention can detect the synchronization signal in the lost section by tracking the lost synchronization signal section due to the bit slip and the like, thereby improving reliability when restoring data.
상술한 바와 같이, 본 발명의 동기신호 검출장치는 정확한 동기신호 패턴을 검출하여 데이터 복원시 신뢰성을 향상시킬 수 있다.As described above, the synchronization signal detection apparatus of the present invention can detect the accurate synchronization signal pattern to improve the reliability when restoring data.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허청구의 범위에 의하여 정하여져야만 한다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the embodiments, but should be defined by the claims.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045336A KR100235332B1 (en) | 1997-08-30 | 1997-08-30 | Synchronous signal detecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970045336A KR100235332B1 (en) | 1997-08-30 | 1997-08-30 | Synchronous signal detecting device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990021762A true KR19990021762A (en) | 1999-03-25 |
| KR100235332B1 KR100235332B1 (en) | 1999-12-15 |
Family
ID=19520636
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970045336A KR100235332B1 (en) | 1997-08-30 | 1997-08-30 | Synchronous signal detecting device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100235332B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713198B1 (en) * | 2004-03-25 | 2007-05-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | Synchronization signal detector, information recording/reproducing apparatus and synchronization signal detecting method |
-
1997
- 1997-08-30 KR KR1019970045336A patent/KR100235332B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713198B1 (en) * | 2004-03-25 | 2007-05-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | Synchronization signal detector, information recording/reproducing apparatus and synchronization signal detecting method |
| US7676010B2 (en) | 2004-03-25 | 2010-03-09 | Nec Electronics Corporation | Synchronization signal detector, information recording/reproducing apparatus, and synchronization signal detecting method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100235332B1 (en) | 1999-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5216554A (en) | Digital phase error estimator | |
| MY116841A (en) | An apparatus and method for detecting field sync signals in a high definition television. | |
| US5548339A (en) | Data segment sync signal detector for HDTV | |
| US4622666A (en) | Circuits for detecting framing bits in a t.d.m. bit stream | |
| US6845490B2 (en) | Clock switching circuitry for jitter reduction | |
| KR100297156B1 (en) | Over-sampling type clock recovery circuit and the method of adjusting phsaes of clock signals thereof | |
| KR100235332B1 (en) | Synchronous signal detecting device | |
| US5134612A (en) | Digital communication terminal equipment | |
| US5383188A (en) | Receiver having clock phase memory for receiving short preamble time slots | |
| US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
| US5303242A (en) | Destuffing control by modifying detected pointer with differential value | |
| US20030194036A1 (en) | Synchronization code recovery circuit and method | |
| US6307904B1 (en) | Clock recovery circuit | |
| KR100260424B1 (en) | Method and apparatus of detecting and inserting frame sync. | |
| US5914992A (en) | Hunting sub-frame patterns distributed in sub-frames of a transmission signal | |
| JP3063291B2 (en) | Line monitoring circuit | |
| JPS63138829A (en) | Digital signal processing circuit and method of signal transmission to the circuit | |
| KR0172459B1 (en) | Method and device for reproducing clock signal | |
| KR100528108B1 (en) | Synchronization circuit and optical disc player for realizing high precision synchronization | |
| KR100191821B1 (en) | Synchronizing adaptive clock recovery circuit | |
| KR100215461B1 (en) | Detecting device and method of synchronous signal | |
| JPS6340509B2 (en) | ||
| KR100195081B1 (en) | Circuit for processing synchronous signal | |
| JPH08195674A (en) | Clock extraction circuit | |
| JPH03261234A (en) | Frame synchronizing method, frame synchronizing circuit and multiplex converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060616 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |