KR19990017503A - Impurity layer formation method of semiconductor device with nonvolatile memory - Google Patents
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Abstract
본 발명은 비휘발성 메모리를 내장한 반도체 장치의 불순물층 형성 방법에 관한 것으로서, 특히 반도체 기판의 셀 영역 및 주변 회로 영역에 도전층으로 이루어진 각각의 게이트를 형성하고, 상기 주변 회로 영역에 기판과 다른 도전형 불순물을 저농도로 주입한다. 그리고, 상기 결과물 전면에 절연막을 형성한 후에 상기 셀 영역의 게이트에 셀프얼라인하도록 상기 절연막을 식각함과 동시에 상기 주변 회로 영역의 게이트 상부면을 덮으면서 상기 게이트 측면에 스페이서 형태로 남아 있도록 상기 절연막을 식각한다. 그리고, 상기 결과물 전면에 기판과 다른 도전형 불순물을 고농도로 주입하여 셀 및 주변 회로 영역에 소스/드레인을 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an impurity layer of a semiconductor device incorporating a nonvolatile memory, and in particular, each gate formed of a conductive layer is formed in a cell region and a peripheral circuit region of a semiconductor substrate, and different from the substrate in the peripheral circuit region. Conductive impurities are injected at low concentrations. After the insulating film is formed on the entire surface of the resultant, the insulating film is etched to self-align the gate of the cell region and at the same time covering the gate upper surface of the peripheral circuit region while remaining as a spacer on the side of the gate. Etch Then, the substrate and other conductive impurities are implanted in high concentration on the entire surface of the resultant to form source / drain in the cell and the peripheral circuit region.
Description
본 발명은 비휘발성 메모리를 내장한 반도체 장치에 관한 것으로서, 특히 비휘발성 메모리를 내장한 반도체 장치의 셀 영역과 주변 회로 영역의 불순물층 제조 공정을 단순화시키는 반도체 장치의 불순물층 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device incorporating a nonvolatile memory, and more particularly to a method of forming an impurity layer in a semiconductor device that simplifies the process of manufacturing an impurity layer in a cell region and a peripheral circuit region of a semiconductor device incorporating a nonvolatile memory.
비휘발성 메모리 중에서 EPROM(erasable programmable read only memory)은 프로그램 특성을 향상시키기 위해 게이트 하부면과 반도체 기판 내의 불순물층 즉, 드레인이 소정 영역 오버랩되도록 형성하고 있다.Among nonvolatile memories, erasable programmable read only memory (EPROM) is formed such that an impurity layer, that is, a drain, in a gate lower surface and a semiconductor substrate overlaps a predetermined region in order to improve program characteristics.
더욱이 이러한 EPROM을 내장한 반도체 장치는 셀 영역과 주변 회로 영역을 구분지어 각각의 트랜지스터 불순물층을 형성하고 있다. 예를 들어 반도체 장치의 EPROM이 N형일 경우 상기 반도체 장치는 우선, 셀 트랜지스터의 다층 스택형 게이트와 주변 회로 트랜지스터의 단층 게이트를 각각 기판 상부면에 형성한다. 이어서 셀 게이트의 에지 부분이 오버랩하도록 상기 기판 표면 근방에 N+ 불순물을 주입한 후에 주변 회로 트랜지스터의 게이트를 디자인 룰에 맞게 식각한다. 이어서 주변 회로 게이트의 에지와 셀프얼라인하도록 기판 표면 근방에 N- 불순물을 주입한다. 그리고, 셀 및 주변 회로의 각 게이트 측벽에 절연막으로 이루어진 스페이서를 형성한 후에 기판 전면에 N+ 불순물을 주입하여 셀 및 주변 회로 트랜지스터의 소스/드레인을 형성한다.In addition, the semiconductor device incorporating such an EPROM divides the cell region and the peripheral circuit region to form respective transistor impurity layers. For example, when the EPROM of the semiconductor device is N-type, the semiconductor device first forms a multilayer stacked gate of the cell transistor and a single layer gate of the peripheral circuit transistor on the upper surface of the substrate, respectively. Subsequently, after implanting N + impurities near the substrate surface such that the edge portions of the cell gates overlap, the gates of the peripheral circuit transistors are etched according to design rules. N- impurity is then implanted near the substrate surface to self-align with the edge of the peripheral circuit gate. Then, after forming a spacer made of an insulating film on each gate sidewall of the cell and the peripheral circuit, N + impurities are implanted into the entire surface of the substrate to form the source / drain of the cell and the peripheral circuit transistor.
이렇게 완성된 반도체 장치는 셀 및 주변 회로의 N+ 불순물층을 형성하는데 있어서 상기 불순물층을 동시에 형성하지 않고 있다. 그 이유는 만약 주변 회로 영역에 N- 불순물을 주입하기 전에 셀 영역으로 N+ 불순물 주입을 실시하지 않으면 셀 트랜지스터의 게이트와 드레인은 충분하게 오버랩되지 않기 때문이다. 이것은 상기 드레인의 핫 캐리어 발생률이 감소하여 EPROM의 프로그램 특성이 저하되는 원인으로 작용한다. 그러므로, 이러한 EPROM을 내장한 반도체 장치는 반도체 장치의 소자 특성을 향상시키기 위하여 제조 공정이 다소 복잡하더라도 셀 트랜지스터의 게이트 오버랩 불순물층을 미리 형성한 후에 셀 및 주변 회로의 불순물층을 형성하고 있다.The semiconductor device thus completed does not simultaneously form the impurity layer in forming the N + impurity layers of the cell and the peripheral circuit. The reason is that the gate and drain of the cell transistor are not sufficiently overlapped if the N + impurity is not implanted into the cell region before the N- impurity is implanted into the peripheral circuit region. This causes the hot carrier generation rate of the drain to decrease, which causes a decrease in program characteristics of the EPROM. Therefore, in the semiconductor device incorporating such EPROM, the impurity layer of the cell and the peripheral circuit is formed after the gate overlap impurity layer of the cell transistor is formed in advance, even if the manufacturing process is somewhat complicated to improve the device characteristics of the semiconductor device.
본 발명의 목적은 셀 트랜지스터의 게이트 오버랩 불순물층을 형성하기 위한 선행 공정 없이 한 번의 불순물 주입 공정으로 셀 및 주변 회로의 트랜지스터 불순물층을 동시에 형성할 수 있는 비휘발성 메모리를 내장한 반도체 장치의 불순물층 형성 방법을 제공하는데 있다.An object of the present invention is an impurity layer of a semiconductor device incorporating a nonvolatile memory capable of simultaneously forming a transistor impurity layer of a cell and a peripheral circuit in a single impurity implantation process without a preceding process for forming a gate overlap impurity layer of a cell transistor. It is to provide a formation method.
상기 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리를 내장한 반도체 장치의 불순물층 형성 방법은 반도체 기판의 셀 영역 및 주변 회로 영역에 도전층으로 이루어진 각각의 게이트를 형성하는 단계; 상기 주변 회로 영역에 기판과 다른 도전형 불순물을 저농도로 주입하는 단계; 상기 결과물 전면에 절연막을 형성하는 단계; 상기 셀 영역의 게이트에 셀프얼라인하도록 상기 절연막을 식각함과 동시에 상기 주변 회로 영역의 게이트 상부면을 덮으면서 상기 게이트 측면에 스페이서 형태로 남아 있도록 상기 절연막을 식각하는 단계; 및 상기 결과물 전면에 기판과 다른 도전형 불순물을 고농도로 주입하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, an impurity layer forming method of a semiconductor device incorporating a nonvolatile memory according to the present invention may include forming respective gates of conductive layers in a cell region and a peripheral circuit region of a semiconductor substrate; Implanting a substrate and other conductive impurities in a low concentration into the peripheral circuit region; Forming an insulating film on the entire surface of the resultant product; Etching the insulating film so that the insulating film is self-aligned to the gate of the cell region, and simultaneously covering the gate upper surface of the peripheral circuit region to remain in the form of a spacer on the side of the gate; And injecting the substrate and other conductive impurities in high concentration onto the entire surface of the resultant product.
도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리를 내장한 반도체 장치의 불순물층 형성 공정을 나타낸 공정 순서도.1 to 5 are process flowcharts illustrating an impurity layer forming process of a semiconductor device incorporating a nonvolatile memory according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
2: 실리콘 기판 4,9: 게이트 산화막2: silicon substrate 4,9: gate oxide film
6: 부유 게이트 8: 게이트간 절연막6: floating gate 8: inter-gate insulating film
10: 제어 게이트 11: 주변 회로 트랜지스터의 게이트10: control gate 11: gate of the peripheral circuit transistor
12: 포토레지스트 14: LDD 영역12: photoresist 14: LDD region
16: 산화막 17,18: 버퍼 산화막16: oxide 17,18: buffer oxide
20,21: 소스/드레인20,21: source / drain
도 1 내지 도 5는 본 발명에 따른 비휘발성 메모리를 내장한 반도체 장치의 불순물층 형성 공정을 나타낸 공정 순서도로서, 이하 첨부한 도면들을 참조하여 본 발명을 상세하게 설명하고자 한다.1 to 5 are process flowcharts illustrating an impurity layer forming process of a semiconductor device incorporating a nonvolatile memory according to the present invention. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
우선, P형 실리콘 기판(2) 내에 소자간 분리를 위해서 통상의 LOCOS 공정을 이용하여 필드 산화막(도시하지 않음)을 형성한다. 그리고, 도 1에 나타난 바와 같이 셀 영역(A) 전면에 절연막으로서 게이트 산화막(4)을 형성한다. 상기 셀 영역(A)의 게이트 산화막(4) 상부면에 제 1 도전층으로서 폴리실리콘을 500∼5000Å 두께로 증착한 후에 사진 및 식각 공정으로 셀 트랜지스터의 부유 게이트(6)를 형성한다. 이어서 상기 셀 영역(A)의 부유 게이트(6) 상부면에 산화막/질화막/산화막(ONO)을 순차적으로 적층하여 셀 영역(A)의 게이트간 절연막(8)을 형성함과 동시에 주변 회로 영역(B)의 게이트 산화막(9)을 형성한다. 그리고, 상기 결과물 전면에 제 2 도전층으로서 폴리실리콘을 500∼5000Å 두께로 증착한 후에 사진 및 식각 공정으로 셀 영역(A)의 게이트간 절연막(8) 상부면에 셀 트랜지스터의 제어 게이트(10)를 형성함과 동시에 주변 회로 영역(B)의 게이트 산화막(9) 상부면에 주변 회로 트랜지스터의 게이트(11)를 형성한다. 이때, 상기 셀 영역(A)의 셀 게이트는 다층의 폴리실리콘층인 제어 게이트(10) 및 부유 게이트(6)가 셀프얼라인된 구조이다.First, a field oxide film (not shown) is formed in the P-type silicon substrate 2 using a normal LOCOS process for isolation between devices. As shown in FIG. 1, the gate oxide film 4 is formed as an insulating film over the entire cell region A. As shown in FIG. After depositing polysilicon as a first conductive layer on the upper surface of the gate oxide film 4 in the cell region A to a thickness of 500 to 5000 Å, the floating gate 6 of the cell transistor is formed by photolithography and etching. Subsequently, an oxide film / nitride film / ONO is sequentially stacked on the upper surface of the floating gate 6 of the cell region A to form an inter-gate insulating film 8 of the cell region A, and at the same time, a peripheral circuit region ( A gate oxide film 9 of B) is formed. After depositing polysilicon as a second conductive layer on the entire surface of the resultant to a thickness of 500 to 5000 GPa, the control gate 10 of the cell transistor is formed on the upper surface of the inter-gate insulating film 8 of the cell region A by a photolithography and etching process. The gate 11 of the peripheral circuit transistor is formed on the upper surface of the gate oxide film 9 of the peripheral circuit region B. In this case, the cell gate of the cell region A has a structure in which the control gate 10 and the floating gate 6, which are multilayer polysilicon layers, are self-aligned.
이어서 도 2에 나타난 바와 같이 주변 회로의 LDD를 형성하기 위한 마스크에 따라 사진 공정을 실시하여 상기 셀 영역(A) 상부면에 포토레지스트(12)를 도포한다. 그리고, 상기 기판(2) 전면에 N- 불순물을 주입해서 주변 회로 트랜지스터의 게이트(11) 에지에 셀프얼라인되는 LDD 영역(14)을 형성한다.Next, as shown in FIG. 2, the photoresist is applied to the upper surface of the cell region A by performing a photo process according to a mask for forming the LDD of the peripheral circuit. Then, an N- impurity is implanted into the entire surface of the substrate 2 to form the LDD region 14 which is self-aligned at the edge of the gate 11 of the peripheral circuit transistor.
이어서 도 3에 나타난 바와 같이 상기 결과물 전면에 절연막으로서 산화막(16)을 3000Å 두께로 침적한 후에 식각 공정으로 상기 산화막(16)을 식각한다. 이로 인해 도 4에 나타난 바와 같이 상기 셀 영역(A)의 제어 게이트(10) 상부면에 셀 게이트와 셀프얼라인하는 버퍼 산화막(17)이 형성되며 이와 동시에 상기 주변 회로 영역(B)의 게이트(11) 상부면을 덮으면서 상기 게이트(11) 측면에 스페이서 형태의 버퍼 산화막(18)이 형성된다.Subsequently, as shown in FIG. 3, the oxide film 16 is deposited on the entire surface of the resultant as an insulating film, and the oxide film 16 is etched by an etching process. As a result, as shown in FIG. 4, a buffer oxide layer 17 is self-aligned with the cell gate on the control gate 10 of the cell region A. At the same time, the gate of the peripheral circuit region B is formed. 11) A buffer oxide film 18 in the form of a spacer is formed on the side of the gate 11 while covering the upper surface.
이어서 상기 결과물 전면에 N+ 불순물을 고농도로 주입한 후에 열처리 공정을 실시한다. 그러면 도 5에 나타난 바와 같이 셀 및 주변 회로 영역에는 각 트랜지스터의 불순물층인 소스/드레인들(20,21)이 형성된다. 이때, 셀 트랜지스터의 소스/드레인(20)은 셀 게이트의 에지에 셀프얼라인되며, 주변 회로 트랜지스터의 소스/드레인(21)은 버퍼 산화막(18)의 에지에 셀프얼라인된 형태를 가지고 있다.Subsequently, a high concentration of N + impurities are injected into the entire surface of the resultant, followed by a heat treatment process. Then, as shown in FIG. 5, source / drains 20 and 21, which are impurity layers of each transistor, are formed in the cell and the peripheral circuit region. At this time, the source / drain 20 of the cell transistor is self-aligned to the edge of the cell gate, and the source / drain 21 of the peripheral circuit transistor has a self-aligned shape to the edge of the buffer oxide film 18.
이와 같은 제조 공정 순서에 따른 본 발명은 셀 트랜지스터의 게이트 오버랩 불순물층을 형성하기 위한 선행 불순물 주입 공정 없이 한 번의 불순물 주입 공정으로 셀 및 주변 회로 트랜지스터들의 소스/드레인들을 동시에 안정한 크기로 형성한다.According to the present invention, the source / drains of the cell and the peripheral circuit transistors are simultaneously formed in a stable size in a single impurity implantation process without a prior impurity implantation process for forming the gate overlap impurity layer of the cell transistor.
본 발명은 비휘발성 메모리 소자의 특성을 저해하지 않으면서 이온 주입 공정을 최소할 수 있으므로 제조 공정의 공기 단축 및 생산성 향상에 큰 효과가 있다.Since the ion implantation process can be minimized without impairing the characteristics of the nonvolatile memory device, the present invention has a great effect in shortening the air and improving productivity of the manufacturing process.
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1997
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