KR19990012133A - Method of forming isolation region of semiconductor device - Google Patents
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Abstract
반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지하기에 적당한 격리영역 형성방법에 관한 것이다. 이와 같은 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의한후 좁은 폭의 격리영역에서는 상기 제 1 절연막을 선택적으로 제거하고, 넓은 폭의 격리영역에서는 상기 제 1 절연막을 남겨 더미 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 및 더미 절연막 패턴을 이용하여 상기 반도체기판에 트랜치를 형성하는 단계, 상기 더미 절연막 패턴을 선택적으로 제거하는 단계, 상기 더미 절연막 패턴 형성영역의 상기 반도체기판에 절연성 불순물 이온을 주입하여 넓은 폭의 제 1 격리막을 형성하는 단계, 상기 트랜치를 포함한 상기 제 1 절연막 및 제 1 격리막 위에 제 2 절연막을 형성하는 단계, 상기 제 1 절연막의 상측면이 노출되도록 상기 2 절연막을 식각하여 제 2 격리막을 형성하는 단계, 상기 제 1 절연막을 제거하는 단계를 포함한다.The present invention relates to a method for forming an isolation region of a semiconductor device, and more particularly, to a method for forming an isolation region suitable for preventing dishing phenomenon in which a wide isolation region is concave when forming isolation layers having different widths. In the method of forming an isolation region of a semiconductor device, forming a first insulating layer on a semiconductor substrate, defining isolation regions of different widths, and selectively removing the first insulation layer in a narrow isolation region, Forming a dummy insulating film pattern by leaving the first insulating film in the isolation region, forming a trench in the semiconductor substrate using the first insulating film and the dummy insulating film pattern, selectively removing the dummy insulating film pattern, the Implanting insulating impurity ions into the semiconductor substrate in the dummy insulating film pattern forming region to form a wide first insulating film; forming a second insulating film on the first insulating film and the first insulating film including the trench; Etching the second insulating film to form a second separator so that an upper surface of the first insulating film is exposed; And removing the first insulating film.
Description
본 발명은 반도체 소자의 격리영역 형성방법에 관한 것으로 특히, 서로 다른 폭을 갖는 격리막을 형성할 때 넓은 폭의 격리영역이 오목하게 들어가는 디싱(dishing) 현상을 방지하기에 적당한 반도체소자의 격리영역 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming an isolation region of a semiconductor device, and in particular, to form an isolation region of a semiconductor device suitable for preventing dishing phenomenon in which a wide isolation region is concave when forming isolation layers having different widths. It is about a method.
반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러가지 집적 방법중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다. 일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다. 이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다. 그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 버드비크(Bird Beak) 발생때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다. 그래서 종래 로코스를 이용한 격리영역의 형성방법에는 버드비크의 생성을 방지하거나 또는 버드비크를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다. 그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일수 있는 트랜치(trench)를 이용한 격리영역 형성방법이 제안되었다.As semiconductor devices are increasingly integrated, methods for reducing the size of a device isolation region and a device formation region, that is, an active region, have been proposed. A LOCOS (LOCal Oxidation of Silicon) process was used as a technique for forming a device isolation region. The isolation region forming process using the LOCOS process has been widely used because of its advantages that the process is simple and excellent in reproducibility. However, as the device is increasingly integrated, the area of the active region is reduced due to the occurrence of bird beaks in the edge of the isolation oxide that extends into the active region, which is a characteristic of the isolation oxide formed by the LOCOS process. It is not suitable for use in DRAMs of more than 64MB. Therefore, in the conventional method of forming an isolation region using LOCOS, an advanced LOCOS process is proposed such as preventing the formation of bud beak or removing the bud beak to reduce the isolation region and increase the active region. Or in the manufacturing process of 256MB DRAM. However, in the process of forming the isolation region using the advanced advanced process, the area of the isolation region is large in the GIGA class or more DRAM which requires the area of the cell region to be 0.2 μm 2 or less and the field oxide film formed by the LOCOS process. As the silicon substrate is formed at the interface with the silicon substrate, the concentration of the silicon substrate is lowered due to the combination with the field oxide film, and as a result, a leakage current is generated, resulting in poor isolation characteristics. As a method of forming an isolation region, a method of forming an isolation region using a trench which can easily control the thickness of the isolation region and increase the isolation effect has been proposed.
이하에서 첨부된 도면을 참조하여 종래 트랜치를 이용한 반도체 소자의 격리영역 형성방법을 설명하기로 한다.Hereinafter, a method of forming an isolation region of a semiconductor device using a conventional trench will be described with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래 일 반도체소자의 격리영역 형성공정 단면도이다.1A to 1C are cross-sectional views of an isolation region forming process of a conventional semiconductor device.
먼저, 도 1a에 나타낸 바와 같이, 반도체기판(1)상에 산화막(2) 및 질화막(3)을 차례로 형성한다. 이어서, 상기 질화막(3)상에 감광막(PR)을 도포한후 서로 다른 폭의 격리영역을 정의한후 격리영역의 상기 감광막(PR)을 선택적으로 제거한다. 이때, 격리영역의 폭이 다르므로 격리영역 상측의 감광막(PR)이 제거된 폭이 넓은 영역과 좁은 영역으로 나뉜다. 즉, 격리영역의 폭이 넓던지 좁던지 간에 격리영역이 형성될 영역의 감광막(PR)은 제거되는 것이다.First, as shown in FIG. 1A, an oxide film 2 and a nitride film 3 are sequentially formed on the semiconductor substrate 1. Subsequently, after the photoresist film PR is coated on the nitride film 3, isolation regions having different widths are defined, and then the photoresist film PR of the isolation region is selectively removed. At this time, since the width of the isolation region is different, it is divided into a wide region and a narrow region from which the photoresist film PR above the isolation region is removed. That is, the photoresist film PR in the region where the isolation region is to be formed is removed whether the isolation region is wide or narrow.
도 1b에 나타낸 바와 같이, 상기 감광막(PR)을 마스크로 이용한 식각공정으로 상기 질화막(3) 및 산화막(2)을 차례로 제거한다. 계속해서, 상기 반도체기판(1)을 식각하여 넓은 트랜치(4a)와 좁은 트랜치(4b)를 형성한다. 이어서, 상기 넓은 트랜치(4a)와 좁은 트랜치(4b)를 포함한 전면에 격리막용 산화막(5)을 형성한다. 이때, 상기 격리막용 산화막(5)은 좁은 트랜치(4b)에서는 완전히 채워지지만, 넓은 트랜치(4a)에서는 그 중앙부분이 이웃하는 주변의 격리막용 산화막(5)과 단차가 발생된다.As shown in FIG. 1B, the nitride film 3 and the oxide film 2 are sequentially removed by an etching process using the photosensitive film PR as a mask. Subsequently, the semiconductor substrate 1 is etched to form a wide trench 4a and a narrow trench 4b. Subsequently, an oxide film 5 for isolation is formed on the entire surface including the wide trench 4a and the narrow trench 4b. At this time, the isolation oxide film 5 is completely filled in the narrow trench 4b, but in the wide trench 4a, a step is generated with the surrounding oxide film 5 in the vicinity of the central portion thereof.
도 1c에 나타낸 바와 같이, 화학기계적경면연마(CMP : Chemical Mechanical Polishing)법을 사용하여 상기 격리막용 산화막(5)을 연마하여 상기 트랜치(4a)(4b)내에 격리막(5a)을 형성한다. 이때, 상기 좁은 트랜치(4b)는 격리막(5a)이 완전히 채워지지만, 넓은 트랜치(4a)에서는 그 부분이 화학기계적경면연마공정으로 오목하게 들어가는 디싱(dishing) 현상이 발생함을 알 수 있다.As shown in Fig. 1C, the oxide film 5 for the separator is polished using a chemical mechanical polishing (CMP) method to form the separator 5a in the trenches 4a and 4b. At this time, the narrow trench 4b is completely filled with the isolation film 5a, but in the wide trench 4a, a dishing phenomenon occurs in which the portion recesses into the chemical mechanical mirror polishing process.
도 2a 내지 도 2e는 종래 다른 반도체소자의 격리영역 형성공정 단면도이다.2A to 2E are cross-sectional views of a process of forming an isolation region of another conventional semiconductor device.
이때, 종래 다른 반도체소자의 격리영역 형성방법은 도 1a 내지 도 1c에 나타낸 바와 같은 종래 일 반도체소자의 격리영역 형성방법에서 나타난 바와 같은 디싱 현상 발생 문제점을 해결하기 위한 것이다.At this time, the conventional method of forming the isolation region of another semiconductor device is to solve the problem of dishing phenomenon as shown in the method of forming the isolation region of the conventional semiconductor device as shown in FIGS. 1A to 1C.
먼저, 도 2a에 나타낸 바와 같이, 반도체기판(11)상에 산화막(12)과 제 1 질화막(13)을 차례로 형성한다. 이어서, 상기 제 1 질화막(13)상에 감광막(PR11)을 도포한후 서로 다른 폭의 격리영역을 정의한다음 격리영역의 상기 감광막(PR11)을 선택적으로 제거한다.First, as shown in FIG. 2A, an oxide film 12 and a first nitride film 13 are sequentially formed on the semiconductor substrate 11. Subsequently, after the photoresist film PR 11 is applied on the first nitride film 13, isolation regions having different widths are defined, and then the photoresist film PR 11 in the isolation region is selectively removed.
도 2b에 나타낸 바와 같이, 상기 감광막(PR11)을 마스크로 이용한 식각공정으로 상기 제 1 질화막(13) 및 산화막(12)을 차례로 식각한다. 계속해서, 상기 반도체기판(11)을 식각하여 넓은 트랜치(14a)와 좁은 트랜치(14b)를 형성한다. 그다음, 상기 감광막(PR11)을 제거한다. 이어서, 상기 넓은 트랜치(14a)와 좁은 트랜치(14b)를 포함한 전면에 격리막용 산화막(15)과 제 2 질화막(16)을 차례로 형성한다. 그다음, 상기 제 2 질화막(16)상에 감광막(PR12)을 도포한후 노광 및 현상공정으로 상기 넓은 트랜치(14a) 상측의 제 2 질화막(16)상에만 남긴다. 이때, 상기 격리막용 산화막(15)은 좁은 트랜치(14b)에서는 완전히 채워지지만, 넓은 트랜치(14a)에서는 그 중앙부분이 이웃하는 주변의 격리막용 산화막(15)과 단차가 발생된다. 또한, 상기 격리막용 산화막(15)상에 형성되는 제 2 질화막(16)도 동일한 형상으로 형성된다. 즉, 상기 감광막(PR12)은 상기 제 2 질화막(16)중 상대적으로 단차가 낮은 부분인 넓은 트랜치(14a)에만 형성되는 것이다.As shown in FIG. 2B, the first nitride film 13 and the oxide film 12 are sequentially etched by an etching process using the photosensitive film PR 11 as a mask. Subsequently, the semiconductor substrate 11 is etched to form a wide trench 14a and a narrow trench 14b. Then, the photosensitive film PR 11 is removed. Subsequently, the isolation oxide film 15 and the second nitride film 16 are sequentially formed on the entire surface including the wide trench 14a and the narrow trench 14b. Then, the photoresist film PR 12 is applied onto the second nitride film 16 and left only on the second nitride film 16 above the wide trench 14a by an exposure and development process. At this time, the isolation oxide film 15 is completely filled in the narrow trench 14b, but in the wide trench 14a, a step is generated with the surrounding oxide film 15 in the vicinity of the central portion thereof. Further, the second nitride film 16 formed on the separator oxide film 15 is also formed in the same shape. That is, the photoresist film PR 12 is formed only in the wide trench 14a, which is a relatively low step portion of the second nitride film 16.
도 2c에 나타낸 바와 같이, 상기 감광막(PR12)을 마스크로 이용한 식각공정으로 상기 제 2 질화막(16)을 식각하여 상기 넓은 트랜치(14a) 상측의 격리막용 산화막(15)상에만 남긴다.As shown in FIG. 2C, the second nitride film 16 is etched by the etching process using the photoresist film PR 12 as a mask and left only on the isolation layer oxide 15 above the wide trench 14a.
도 2d에 나타낸 바와 같이, 상기 감광막(PR12)을 제거한후 상기 격리막용 산화막(15)을 화학기계적경면연마법으로 연마하여 상기 트랜치(14a)(14b)내에 격리막(15a)을 형성한다. 이때, 상기 제 2 질화막(16)하부 및 그에 인접한 영역의 격리막용 산화막(15)은 제 2 질화막(16)으로 인해 연마되지 않으므로 상기 트랜치(14a)(14b)내에 격리막(15a)이 균일한 높이로 형성되었다.As shown in FIG. 2D, after the photoresist film PR 12 is removed, the separator oxide film 15 is polished by chemical mechanical mirror polishing to form the separator 15a in the trenches 14a and 14b. At this time, since the isolation oxide 15 in the lower portion of the second nitride film 16 and the region adjacent thereto is not polished by the second nitride film 16, the isolation film 15a is uniformly formed in the trenches 14a and 14b. Was formed.
도 2e에 나타낸 바와 같이, 상기 제 1 및 제 2 질화막(13)(16)을 제거한다.As shown in Fig. 2E, the first and second nitride films 13 and 16 are removed.
종래 반도체소자의 격리영역 형성방법에 있어서는 다음과 같은 문제점이 있었다.The conventional method for forming an isolation region of a semiconductor device has the following problems.
첫째, 종래 일 반도체소자의 격리영역 형성방법에 있어서는 넓은 트랜치에 격리막이 균일하게 채워지지 않는 디싱현상이 발생하여 반도체소자의 격리영역으로서의 신뢰도를 저하시켰다.First, in the conventional method of forming an isolation region of a semiconductor device, dishing occurs in which the isolation film is not uniformly filled in a wide trench, thereby reducing the reliability of the semiconductor device as an isolation region.
둘째, 종래 다른 반도체소자의 격리영역 형성방법에 있어서는 넓은 트랜치에서도 균일한 격리막의 형성이 가능하지만 질화막 증착 공정 및 패터닝(포토리소그래피공정 + 식각공정)공정등이 추가되므로 시간 및 비용의 손실이 많이 발생한다.Second, in the conventional method of forming an isolation region of another semiconductor device, a uniform isolation film can be formed even in a wide trench, but a nitride film deposition process and a patterning process (photolithography process + etching process) are added, resulting in a large amount of time and cost. do.
본 발명은 상기한 바와 같은 종래 반도체소자의 격리명역 형성방법의 문제점을 해결하기 위하여 안출한 것으로 넓은 격리영역이 형성될 부분의 반도체기판을 제거하지 않고 그 부분에 절연성의 불순물 이온을 주입하여 격리영역으로 이용하므로 디싱 현상을 방지할 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problem of the conventional method for forming an isolation region of a semiconductor device as described above, and insulates the insulating region by injecting insulating impurity ions into the portion without removing the semiconductor substrate of the portion where the large isolation region is to be formed. It is an object of the present invention to provide a method for forming an isolation region of a semiconductor device which can prevent dishing phenomenon.
도 1a 내지 도 1c는 종래 일 반도체소자의 격리영역 형성공정 단면도1A to 1C are cross-sectional views of an isolation region forming process of a conventional semiconductor device.
도 2a 내지 도 2e는 종래 다른 반도체소자의 격리영역 형성공정 단면도2A to 2E are cross-sectional views of forming an isolation region of another conventional semiconductor device.
도 3a 내지 도 3g는 본 발명 반도체소자의 격리영역 형성공정 단면도3A to 3G are cross-sectional views of an isolation region forming process of a semiconductor device according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체기판 22 : 제 1 절연막21 semiconductor substrate 22 first insulating film
23 : 제 2 절연막 24 : 트랜치23: second insulating film 24: trench
25 : 제 1 격리막 26a : 제 2 격리막25: first separator 26a: second separator
본 발명에 따른 반도체소자의 격리영역 형성방법은 반도체기판상에 제 1 절연막을 형성하는 단계, 서로 다른 폭의 격리영역을 정의한후 좁은 폭의 격리영역에서는 상기 제 1 절연막을 선택적으로 제거하고, 넓은 폭의 격리영역에서는 상기 제 1 절연막을 남겨 더미 절연막 패턴을 형성하는 단계, 상기 제 1 절연막 및 더미 절연막 패턴을 이용하여 상기 반도체기판에 트랜치를 형성하는 단계, 상기 더미 절연막 패턴을 선택적으로 제거하는 단계, 상기 더미 절연막 패턴 형성영역의 상기 반도체기판에 절연성 불순물 이온을 주입하여 넓은 폭의 제 1 격리막을 형성하는 단계, 상기 트랜치를 포함한 상기 제 1 절연막 및 제 1 격리막 위에 제 2 절연막을 형성하는 단계, 상기 제 1 절연막의 상측면이 노출되도록 상기 2 절연막을 식각하여 제 2 격리막을 형성하는 단계, 상기 제 1 절연막을 제거하는 단계를 포함한다.In the method of forming an isolation region of a semiconductor device according to the present invention, forming a first insulating layer on a semiconductor substrate, defining isolation regions of different widths, and selectively removing the first insulating layer in a narrow isolation region, Forming a dummy insulating film pattern by leaving the first insulating film in the isolation region having a width, forming a trench in the semiconductor substrate using the first insulating film and the dummy insulating film pattern, and selectively removing the dummy insulating film pattern Forming a wide first insulating film by implanting insulating impurity ions into the semiconductor substrate in the dummy insulating film pattern forming region, forming a second insulating film on the first insulating film and the first insulating film including the trench; Etching the second insulating film to expose a top surface of the first insulating film to form a second isolation layer And removing the first insulating film.
이와 같은 본 발명 반도체소자의 격리영역 형성방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Such a method for forming an isolation region of a semiconductor device of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3g는 본 발명 반도체소자의 격리영역 형성공정 단면도이다.3A to 3G are cross-sectional views of forming isolation regions of the semiconductor device of the present invention.
먼저, 도 3a에 나타낸 바와 같이, 반도체기판(21)에 제 1 절연막(22) 및 제 2 절연막(23)을 차례로 형성한다. 그다음, 상기 제 2 절연막(23)상에 감광막(PR21)을 도포한후 노광 및 현상공정으로 서로 다른 폭의 격리영역(A)(B)을 정의한다음, 좁은 폭의 격리영역(B)에서는 상기 감광막(PR21)을 제거하고, 넓은 폭의 격리영역(A)에서는 넓은 폭의 격리영역(A)의 폭보다 좁은 폭으로 감광막(PR21)이 남도록 패터닝한다. 즉, 격리영역(A)(B)사이의 활성영역 상측에만 감광막(PR21)을 남겨두는 것이 아니라, 좁은 폭의 격리영역(B)상측에서는 감광막(PR21)을 완전히 제거하지만, 넓은 폭의 격리영역(A)상측에서는 그 폭보다는 좁은 폭으로 감광막(PR21)을 제거하지 않고 남겨두는 것이다.First, as shown in FIG. 3A, the first insulating film 22 and the second insulating film 23 are sequentially formed on the semiconductor substrate 21. Next, after the photoresist film PR 21 is applied on the second insulating film 23, the isolation regions A and B having different widths are defined by the exposure and development processes. The photoresist film PR 21 is removed, and in the wide isolation region A, the photoresist film PR 21 is patterned to be narrower than the width of the wide isolation region A. FIG. That is, the photoresist film PR 21 is not only left over the active region between the isolation regions A and B, but the photoresist film PR 21 is completely removed above the narrow isolation region B. Above the isolation region A, the photoresist film PR 21 is left in a narrower width than the width of the isolation region A without being removed.
도 3b에 나타낸 바와 같이, 상기 패터닝된 감광막(PR21)을 마스크로 이용한 식각공정으로 상기 제 2 및 제 1 절연막(23)(22)을 선택적으로 제거하여 좁은 폭의 격리영역(B)에서는 그 영역의 제 1 및 제 2 절연막(22)(23)을 제거하여 좁은 폭의 격리영역(B) 양측으로 제 1 및 제 2 절연막 패턴(22a)(23a)을 형성한다. 그리고, 넓은 폭의 격리영역(A)에서는 상기 제 1 및 제 2 절연막(22)(23)을 완전히 제거하지 않고 넓은 폭의 격리영역(A)의 폭보다 좁은 폭의 더미(dummy) 제 1 및 제 2 절연막 패턴(22b)(23b)을 형성한다.As shown in FIG. 3B, the second and first insulating layers 23 and 22 may be selectively removed by an etching process using the patterned photoresist PR 21 as a mask, thereby removing the second and first insulating layers 23 and 22. The first and second insulating layers 22 and 23 of the region are removed to form the first and second insulating layers 22a and 23a on both sides of the narrow isolation region B. In the wide isolation region A, the first and second dummy layers 22 and 23 are narrower than the width of the wide isolation region A without completely removing the first and second insulating layers 22 and 23. Second insulating film patterns 22b and 23b are formed.
도 3c에 나타낸 바와 같이, 상기 제 1 및 제 2 절연막 패턴(22a)(23a)과 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 마스크로 이용한 식각공정으로 상기 반도체기판(21)을 소정깊이 식각하여 트랜치(24)를 형성한다. 이때, 상기 트랜치(24)는 STI(Shallow Trench Isolation) 구조의 격리막을 형성하기 위한 트랜치이다. 이때, 좁은 폭의 격리영역(B)에서는 그 폭(B)만큼의 트랜치(24)가 형성되고, 넓은 폭의 격리영역(A)에서는 그 폭(A)보다 좁은 폭의 트랜치(24)가 넓은 폭의 격리영역(A) 양측면에 형성됨을 알 수 있다.As shown in FIG. 3C, the semiconductor substrate 21 is formed by an etching process using the first and second insulating layer patterns 22a and 23a and the dummy first and second insulating layer patterns 22b and 23b as masks. The trench 24 is formed by etching a predetermined depth. In this case, the trench 24 is a trench for forming an isolation layer having a shallow trench isolation (STI) structure. At this time, in the narrow isolation region B, the trench 24 is formed as much as the width B, and in the wide isolation region A, the trench 24 having a narrower width than the width A is wide. It can be seen that formed on both sides of the isolation region (A) of the width.
도 3d에 나타낸 바와 같이, 상기 트랜치(24)를 포함한 기판 전면에 감광막(PR22)을 도포한후 선택적으로 패터닝하여 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 노출시킨다. 이어서, 상기 감광막(PR22)을 마스크로 이용한 식각공정으로 노출된 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 제거하여 넓은 폭의 격리영역(A)의 반도체기판(21)을 노출시킨다. 그다음, 노출된 상기 넓은 폭의 격리영역(A)의 반도체기판(21)에 절연성 불순물 이온을 주입한다. 이때, 상기 절연성 불순물 이온은 산소(O2)나 산소이온(O+)을 주입한다. 이어서, 상기 반도체기판(21)을 열처리하여 상기 넓은 폭의 격리영역(A)에 실리콘 산화막(SiO2)으로 이루어진 제 1 격리막(25)을 형성한다. 이때, 상기 절연성 불순물 이온주입공정시 상기 더미 제 1 및 제 2 절연막 패턴(22b)(23b)이 있는 상태에서 진행할 수 있다. 즉, 이온주입 에너지를 조절하면 상기 더미 제 1 및 제 2 절연막 패턴(22b)(23b)을 제거하지 않은 상태에서도반도체기판(21)에 대한 이온주입공정이 가능하기 때문이다.As shown in FIG. 3D, the photosensitive film PR 22 is coated on the entire surface of the substrate including the trench 24 and then selectively patterned to expose the dummy first and second insulating film patterns 22b and 23b. Subsequently, the first and second insulating layer patterns 22b and 23b exposed by the etching process using the photoresist film PR 22 as a mask are removed to expose the semiconductor substrate 21 of the wide isolation region A. Let's do it. Then, insulating impurity ions are implanted into the exposed semiconductor substrate 21 of the wide isolation region A. In this case, the insulating impurity ions are injected with oxygen (O 2 ) or oxygen ions (O + ). Subsequently, the semiconductor substrate 21 is heat-treated to form a first isolation layer 25 made of a silicon oxide film SiO 2 in the wide isolation region A. In this case, the dummy impurity ion implantation process may be performed in a state where the dummy first and second insulating layer patterns 22b and 23b are present. That is, by adjusting the ion implantation energy, the ion implantation process for the semiconductor substrate 21 can be performed without removing the dummy first and second insulating layer patterns 22b and 23b.
도 3e에 나타낸 바와 같이, 상기 감광막(PR22)을 제거한다. 이어서, 상기 트랜치(24)를 포함한 기판 전면에 제 3 절연막(26)을 형성한다. 이때, 상기 좁은 폭의 격리영역(B)을 포함한 그 주변의 제 2 절연막(23)상측으로는 제 3 절연막(26)이 평탄하게 형성되지만, 폭이 넓은 격리영역(A)에서는 그 양측의 폭이 좁은 격리영역(B)과 단차를 갖고 제 3 절연막(26)이 형성된다. 그리고, 상기 제 3 절연막(26)은 산화막으로 형성한다.As shown in FIG. 3E, the photosensitive film PR 22 is removed. Subsequently, a third insulating layer 26 is formed on the entire substrate including the trench 24. At this time, although the third insulating film 26 is formed flat on the upper side of the second insulating film 23 including the narrow insulating area B, the widths of both sides of the wide insulating area A are flat. The third insulating film 26 is formed to have a step with the narrow isolation region B. The third insulating film 26 is formed of an oxide film.
도 3f에 나타낸 바와 같이, 화학기계적경면연마법으로 상기 제 3 절연막(26)을 제 2 절연막(23)이 부분적으로 노출될때까지 연마하여 상기 트랜치(24)내에 제 2 격리막(26a)을 형성한다.As shown in FIG. 3F, the third insulating film 26 is polished by chemical mechanical mirror polishing until the second insulating film 23 is partially exposed to form a second isolation film 26a in the trench 24. .
도 3g에 나타낸 바와 같이, 상기 제 2 및 제 1 절연막 패턴(23a)(22a)을 제거한다.As shown in Fig. 3G, the second and first insulating film patterns 23a and 22a are removed.
그리고, 상기 도 3d에 나타낸 바와 같은 절연성 불순물 이온주입공정을 이용한 제 1 격리막(25) 형성공정은 상기 도 3f에서 트랜치(24)내에 제 2 격리막(26a)을 형성하는 공정후 실시하거나 또는 도 3g에서 제 2 및 제 1 절연막 패턴(23a)(22a)을 제거한다음 실시할 수도 있다.In addition, the process of forming the first separator 25 using the insulating impurity ion implantation process as shown in FIG. 3D may be performed after the process of forming the second separator 26a in the trench 24 in FIG. 3F, or FIG. 3G. The second and first insulating film patterns 23a and 22a may be removed and then performed.
즉, 상기 넓은 폭의 격리영역(A)에 대한 제 1 격리막(25) 형성공정은 도면상에 도시하지는 않았지만 후속공정에서 형성되는 게이트 산화막을 형성하는 공정전에만 실시하면 된다. 사이에서 실시하여도 된다.That is, the process of forming the first isolation layer 25 for the wide isolation region A may be performed only before the process of forming the gate oxide film formed in the subsequent process, although not shown in the drawing. You may carry out in between.
본 발명에 따른 반도체소자의 격리영역 형성방법에 있어서는 트랜치를 이용한 격리영역 형성공정시 서로 폭이 다른 격리영역을 정의한다음 격리영역에 절연막을 형성할 때 트랜치에 대한 직접적인 절연막 형성공정뿐 아니라 넓은 폭의 격리영역에서는 반도체기판을 제거하지 않고 산소나 산소이온을 주입한다음 열처리하는 공정으로 실리콘 산화막을 형성하여 격리영역의 격리막으로 이용하므로 넓은 폭의 격리영역에서 발생하기 쉬운 디싱 현상을 용이하게 방지할 수 있는 효과가 있다.In the method of forming an isolation region of a semiconductor device according to the present invention, an isolation region having different widths is defined in an isolation region formation process using a trench, and when the insulation layer is formed in the isolation region, not only a direct insulation layer formation process for the trench, In the isolation region, oxygen or oxygen ion is injected without removing the semiconductor substrate and then heat-treated to form a silicon oxide film, which is used as the isolation layer. Therefore, dishing phenomenon that is likely to occur in a wide isolation region can be easily prevented. It has an effect.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035434A KR100232198B1 (en) | 1997-07-28 | 1997-07-28 | Method of forming an element isolation region in a semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970035434A KR100232198B1 (en) | 1997-07-28 | 1997-07-28 | Method of forming an element isolation region in a semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990012133A true KR19990012133A (en) | 1999-02-25 |
| KR100232198B1 KR100232198B1 (en) | 1999-12-01 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970035434A KR100232198B1 (en) | 1997-07-28 | 1997-07-28 | Method of forming an element isolation region in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100232198B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607806B1 (en) * | 2004-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | Method for improving the output gain uniformity |
| KR100685885B1 (en) * | 2005-10-28 | 2007-02-26 | 동부일렉트로닉스 주식회사 | Method for fabricating isolation region of semiconductor device |
-
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- 1997-07-28 KR KR1019970035434A patent/KR100232198B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100607806B1 (en) * | 2004-12-31 | 2006-08-02 | 동부일렉트로닉스 주식회사 | Method for improving the output gain uniformity |
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|---|---|
| KR100232198B1 (en) | 1999-12-01 |
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