KR19990000425A - Clock phase correction circuit - Google Patents

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Abstract

본 발명은 클럭 위상 보정 회로에 관한 것으로, 위상차를 보정하는 기준이 되며 펄스 폭이 수렴하도록 이루어진 가변 펄스 신호가 입력되는 제1인버터와, 상기 제1인버터의 출력 신호에 의하여 제어되어 풀 업 동작이 이루어지는 제1풀 업 소자와, 상기 제1인버터의 출력 신호에 의하여 제어되어 풀 다운 동작이 이루어지는 제1풀 다운 소자와, 상기 제1풀 업 소자와 상기 제1풀 다운 소자 사이에 연결된 제1지연 수단을 포함하여 이루어져서, 적은 수의 소자로 클럭 위상 보정 회로를 구현하여 회로의 레이아웃 면적과 소비 전력이 감소하도록 하며, 이와 함께 회로의 응답 속도를 향상시키는 효과를 제공한다.The present invention relates to a clock phase correction circuit, and more particularly, to a clock phase correction circuit which includes a first inverter for receiving a variable pulse signal which is a reference for correcting a phase difference and whose pulse width is converged, A first pull-down device controlled by an output signal of the first inverter to perform a pull-down operation; a first pull-down device connected between the first pull-up device and the first pull- Thereby realizing a clock phase correction circuit with a small number of elements, thereby reducing the layout area and power consumption of the circuit, and at the same time, improving the response speed of the circuit.

Description

클럭 위상 보정 회로Clock phase correction circuit

본 발명은 클럭 위상 보정 회로에 관한 것으로, 특히 회로의 레이아웃 면적과 소비 전력을 감소시키고, 응답 속도를 향상시키는 클럭 위상 보정 회로에 관한 것이다.The present invention relates to a clock phase correction circuit, and more particularly to a clock phase correction circuit that reduces the layout area and power consumption of a circuit and improves the response speed.

도 1은 종래의 클럭 위상 보정 회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional clock phase correction circuit.

피모스 트랜지스터(Q1)의 소스에 전원 전압(VDD)이 인가되도록 연결되고 드레인은 엔모스 트랜지스터(Q2)의 드레인과 연결되어 노드(N1)를 형성하며, 엔모스 트랜지스터(Q2)의 소스는 접지되어 인버터를 형성한다. 상기 피모스 트랜지스터(Q1)와 엔모스 트랜지스터(Q2)의 각각에 게이트는 이후에 설명하게 될 검출 신호(VDET)에 의하여 제어되는데, 이와 같은 검출 신호(VDET)의 위상이 반전되어 상기 노드(N1)로 출력된다.The source of the NMOS transistor Q1 is connected to the source of the PMOS transistor Q1 so that the power source voltage V DD is applied and the drain thereof is connected to the drain of the NMOS transistor Q2 to form the node N1 And grounded to form an inverter. The gate of each of the PMOS transistor Q1 and the NMOS transistor Q2 is controlled by a detection signal V DET to be described later. The phase of the detection signal V DET is inverted, (N1).

또 다른 피모스 트랜지스터(Q3)의 소스에도 전원 전압(VDD)이 인가되도록 연결되고, 드레인은 엔모스 트랜지스터(Q4)의 드레인과 연결되어 노드(N2)를 형성하며, 엔모스 트랜지스터(Q4)의 소스는 접지되어 역시 인버터를 형성한다. 상기 피모스 트랜지스터(Q3)와 엔모스 트랜지스터(Q4)의 각각의 게이트는 이후에 설명하게 될 기준 신호(VREF)에 의하여 제어되는데, 이와 같은 기준 신호(VREF)의 위상이 반전되어 상기 노드(N2)로 출력된다.The drain is connected to the drain of the NMOS transistor Q4 to form the node N2 and the NMOS transistor Q4 is connected to the source of the other PMOS transistor Q3 so that the power source voltage V DD is applied. Is grounded to form an inverter as well. Each of the gates of the PMOS transistor Q3 and the NMOS transistor Q4 is controlled by a reference signal V REF to be described later. The phase of the reference signal V REF is inverted, (N2).

또한 상술한 두 개의 엔모스 트랜지스터(Q2)(Q4)의 각각의 게이트는 또 다른 엔모스 트랜지스터(Q9)의 드레인과 소스에 각각 연결되어 있다. 이와 같은 엔모스 트랜지스터(Q9)의 게이트는 균등화 신호(EQ)에 의하여 제어되는데 상기 균등화 신호(EQ)가 활성화되면, 상기 두 개의 엔모스 트랜지스터(Q2)(Q4)를 모두 턴 온시켜서 상기 두 노드(N1)(N2)의 전위를 균일하게 한다.The gates of the two NMOS transistors Q2 and Q4 are connected to the drain and source of another NMOS transistor Q9, respectively. The gate of the NMOS transistor Q9 is controlled by the equalizing signal EQ. When the equalizing signal EQ is activated, the two NMOS transistors Q2 and Q4 are turned on, (N1) and (N2).

피모스 트랜지스터(Q5)의 게이트는 상술한 바 있는 기준 신호(VREF)에 의하여 제어되며 소스에는 전원 전압(VDD)이 인가되고 드레인은 엔모스 캐패시터(C1)의 게이트에 연결되며, 상기 엔모스 캐패시터(C1)의 소스와 드레인은 접지된다.The gate of the PMOS transistor Q5 is controlled by the aforementioned reference signal V REF , the source thereof is supplied with the power supply voltage V DD and the drain thereof is connected to the gate of the NMOS capacitor C1, The source and the drain of the MOS capacitor C1 are grounded.

상기 피모스 트랜지스터(Q5)의 드레인에는 엔모스 트랜지스터(Q6)의 드레인이 연결되는데, 이와 같은 엔모스 트랜지스터(Q6)의 게이트는 측정 신호(EVAL)에 의하여 제어되며 소스는 상기 노드(N1)에 연결된다.The drain of the NMOS transistor Q6 is connected to the drain of the PMOS transistor Q5. The gate of the NMOS transistor Q6 is controlled by the measurement signal EVAL and the source of the NMOS transistor Q6 is connected to the node N1 .

또한 상기 노드(N1)에는 두 개의 인버터(INV1~INV2)로 이루어진 래치가 연결된다.The node N1 is connected to a latch composed of two inverters INV1 to INV2.

피모스 트랜지스터(Q7)의 게이트는 상술한 바 있는 검출 신호(VDET)에 의하여 제어되며 소스에는 전원 전압(VDD)이 인가되고 드레인은 엔모스 캐패시터(C2)의 게이트에 연결되며, 상기 엔모스 캐패시터(C2)의 소스와 드레인은 접지된다.The gate of the PMOS transistor Q7 is controlled by the aforementioned detection signal V DET and the source thereof is supplied with the power supply voltage V DD and the drain thereof is connected to the gate of the NMOS capacitor C2, The source and the drain of the MOS capacitor C2 are grounded.

상기 피모스 트랜지스터(Q7)의 드레인에는 엔모스 트랜지스터(Q8)의 드레인이 연결되는데, 이와 같은 엔모스 트랜지스터(Q8)의 게이트는 측정 신호(EVAL)에 의하여 제어되며 소스는 상기 노드(N2)에 연결된다.The drain of the NMOS transistor Q8 is connected to the drain of the PMOS transistor Q7. The gate of the NMOS transistor Q8 is controlled by the measurement signal EVAL, and the source of the NMOS transistor Q8 is connected to the node N2 .

또한 상기 노드(N2)에는 두 개의 인버터(INV3~INV4)로 이루어진 래치가 연결된다.A latch made up of two inverters INV3 to INV4 is connected to the node N2.

위의 설명에서 상기 기준 신호(VREF)는 고정된 펄스 폭을 갖는 펄스 신호로서 회로 설계시에 결정된다.In the above description, the reference signal V REF is determined at the time of circuit design as a pulse signal having a fixed pulse width.

또한 검출 신호(VREF)는 기준 클럭과 내부 클럭의 위상차를 보정하는데 필요한 펄스 신호로서 축소 지향의 가변 펄스 폭을 갖는다. 즉 펄스 폭이 수렴하도록 이루어진 것이다.The detection signal V REF is a pulse signal necessary for correcting the phase difference between the reference clock and the internal clock, and has a variable pulse width in a downward direction. That is, the pulse width converges.

이와 같은 검출 신호(VET)는 기준 클럭과 내부 클럭의 위상을 비교하여 위상차가 시스템에서 허용하는 오차보다 큰 경우에 발생하여 활성화되는데, 위상 보정 동작은 상기 검출 신호(VDET)의 펄스 폭을 기준으로 이루어진다.The detection signal V ET is generated when the phase difference between the reference clock and the internal clock is greater than an allowable error in the system, and the phase correction operation is performed by setting the pulse width of the detection signal V DET to .

즉, 기준 클럭과 내부 클럭의 위상차를 보정할 때 상기 검출 신호(VDET)의 펄스 폭을 기준으로 하여 보정이 이루어져서, 처음에는 큰 폭의 보정 동작이 이루어지다가 점차로 보정 폭이 작아져서 시스템에서 허용하는 오차 이내의 범위로 진입하게 된다.That is, when correcting the phase difference between the reference clock and the internal clock, correction is performed based on the pulse width of the detection signal (V DET ), so that a large-width correction operation is performed first and then the correction width gradually decreases. To the range of error.

이때 상기 검출 신호(VDET)의 펄스 폭이 상기 기준 신호(VREF)의 펄스 폭보다 작거나 같아지면, 기준 클럭과 내부 클럭의 위상차가 시스템에서 허용하는 오차의 범위 안에 있는 것으로 판단하여 클럭 위상의 보정 동작을 완료하는 것이다.At this time, if the pulse width of the detection signal V DET is smaller than or equal to the pulse width of the reference signal V REF , it is determined that the phase difference between the reference clock and the internal clock is within the tolerance tolerated by the system, Is completed.

이와 같이 구성된 종래의 클럭 위상 보정 회로의 동작과 작용을 설명하면 다음과 같다.The operation and operation of the conventional clock phase correction circuit configured as described above will be described below.

상술한 기준 신호(VREF)는 로우 레벨 구간에서 피모스 트랜지스터(Q5)를 턴 온시켜서 전원 전압(VDD)으로부터 공급되는 전하가 엔모스 캐패시터(C1)에 충전되도록 한다.The reference signal V REF turns on the PMOS transistor Q5 in the low level period so that the charge supplied from the power supply voltage V DD is charged in the PMOS capacitor C1.

검출 신호(VDET) 역시 로우 레벨 구간에서 피모스 트랜지스터(Q7)를 턴 온시켜서 전원 전압(VDD)으로부터 공급되는 전하가 엔모스 캐패시터(C2)에 충전되도록 한다.The detection signal V DET also turns on the PMOS transistor Q7 in the low level interval so that the charge supplied from the power supply voltage V DD is charged in the NMOS capacitor C2.

즉 상기 두 개의 엔모스 캐패시터(C1~C2)에는 각각 기준 신호(VREF)와 검출 신호(VDET)의 로우 레벨 구간의 폭에 비례하는 전하량이 충전되는 것이다.That is, the two memory capacitors C1 to C2 are charged with a charge proportional to the width of the low level interval of the reference signal V REF and the detection signal V DET , respectively.

이와 같은 상태에서 위상 보정 동작이 실시되면 상기 측정 신호(EVAL)가 활성화되어 엔모스 트랜지스터(Q6)(Q8)를 턴 온시켜서, 상기 엔모스 캐패시터(C1)(C2)의 전위가 각각 노드(N1)와 노드(N2)에 인가되도록 한다.When the phase correction operation is performed in this state, the measurement signal EVAL is activated to turn on the NMOS transistors Q6 and Q8 so that the potentials of the NMOS capacitors C1 and C2 are respectively connected to the nodes N1 And the node N2.

만약 검출 신호(VDET)의 로우 레벨 구간이 기준 신호(VREF)의 로우 레벨 구간보다 커서 엔모스 캐패시터(C2)의 전위가 충분히 높아지면, 엔모스 트랜지스터(Q2)를 턴온시켜서 노드(N1)에 로우 레벨의 접지 전압(VSS)이 인가된다.If the potential of the NMOS capacitor C2 becomes sufficiently high because the low level section of the detection signal V DET is larger than the low level section of the reference signal V REF , the NMOS transistor Q2 is turned on, The ground voltage VSS of low level is applied.

이와 같은 로우 레벨의 노드(N1)의 전위는 피모스 트랜지스터(Q3)를 턴 온시켜서 노드(N2)의 전위를 더욱 높이게 된다.The potential of the low-level node N1 turns on the PMOS transistor Q3 and further increases the potential of the node N2.

따라서 노드(N1)의 로우 레벨 전위가 인버터(INV1)를 통하여 출력 신호(OUTREF)로서 출력되고, 노드(N2)의 하이 레벨 전위가 인버터(INV3)를 통하여 출력 신호(OUTDET)로서 출력된다.The low level potential of the node N1 is outputted as the output signal OUT REF through the inverter INV1 and the high level potential of the node N2 is outputted as the output signal OUT DET through the inverter INV3 .

상기 두 개의 출력 신호(OUTREF)(OUTDET)는 상보 신호로서, 출력신호(OUTREF)가 활성화되면 보정 동작을 완료하게 되고, 반대로 출력 신호(OUTDET)가 활성화되는 동안에는 보정 동작을 계속 진행하는 것이다.The two output signals OUT REF and OUT DET are complementary signals, and when the output signal OUT REF is activated, the correction operation is completed. Conversely, while the output signal OUT DET is being activated, .

그러나 이와 같은 종래의 클럭 위상 보정 회로는 구성에 필요한 소자의 수가 많아 회로 설계시에 레이아웃 면적이 매우 커지고, 두 개의 엔모스 캐패시터를 충전해야 하므로 회로의 동작에 필요한 소비 전력이 증가하고, 엔모스 캐패시터의 충전 및 방전에 소요되는 시간이 길어서 회로의 응답 속도가 현저히 느려지는 문제가 있다.However, since such a conventional clock phase correction circuit requires a large number of elements in its configuration, the layout area becomes very large at the time of circuit design, and the two emmos capacitors must be charged, so that the power consumption required for circuit operation increases, There is a problem that the response time of the circuit is considerably slowed down due to the long time required for charging and discharging of the battery.

따라서 본 발명은 적은 수의 소자로 클럭 위상 보정 회로를 구성하여 회로의 레이아웃 면적과 소비 전력이 감소하도록 하며, 이와 함께 회로의 응답 속도를 향상시키는데 목적이 있다.Therefore, it is an object of the present invention to provide a clock phase correction circuit with a small number of elements to reduce the layout area and power consumption of the circuit, and to improve the response speed of the circuit.

도 1은 종래의 클럭 위상 보정 회로를 나타낸 회로도이다.1 is a circuit diagram showing a conventional clock phase correction circuit.

도 2는 본 발명의 클럭 위항 보정 회로를 나타낸 회로도이다.Fig. 2 is a circuit diagram showing a clock phase correction circuit of the present invention. Fig.

도 3은 본 발명의 클럭 위상 보정 회로의 입출력 특성을 나타낸 파형도로서, (1)은 펌프 신호(VPUMP)이고, (2)는 노드(N3)의 출력 신호이며, (3)은 로킹 신호(LOCK)이다.3 is a waveform diagram showing input / output characteristics of a clock phase correction circuit according to the present invention, wherein (1) is a pump signal (V PUMP ), (2) is an output signal of a node (N3) (LOCK).

*도면의 주요 부분에 대한 부호의 설명*Description of the Related Art [0002]

Q1~Q17:모스 트랜지스터INV1~INV7:인버터Q1 to Q17: MOS transistors INV1 to INV7:

VREF:기준 신호VDET:검출 신호V REF : reference signal V DET : detection signal

위와 같은 목적의 본 발명은 위상차를 보정하는 기준이 되며 펄스 폭이 수렴하도록 이루어진 가변 펄스 신호가 입력되는 제1인버터와, 상기 제1인버터의 출력 신호에 의하여 제어되어 풀 업 동작이 이루어지는 제1풀 업 소자와, 상기 제1인버터의 출력 신호에 의하여 제어되어 풀 다운 동작이 이루어지는 제1풀 다운 소자와, 상기 제1풀 업 소자와 상기 제1풀 다운 소자 사이에 연결된 제1지연 수단을 포함하여 이루어진다.According to another aspect of the present invention, there is provided a pulse width modulation method, comprising: a first inverter receiving a variable pulse signal that is a reference for correcting a phase difference and configured to converge a pulse width; a first inverter controlled by an output signal of the first inverter to perform a pull- Down element controlled by an output signal of the first inverter and performing a pull-down operation, and first delay means connected between the first pull-up element and the first pull-down element .

이와 같이 이루어진 본 발명의 클럭 위상 보정 회로를 도 2에 나타내었다.The clock phase correction circuit of the present invention thus constructed is shown in Fig.

도 2에서 펌핑 신호(VPUMP)는 축소 지향의 가변 펄스 폭을 갖는 펄스 신호로서 위상차를 보정하는 동작의 기준이 되는 신호이다.In FIG. 2, the pumping signal V PUMP is a pulse signal having a variable pulse width in a downward direction and serves as a reference for the operation of correcting the phase difference.

즉, 기준 클럭과 내부 클럭의 위상차를 보정할 때 상기 펌핑 신호(VPUMP)의 펄스 폭을 기준으로 하여 보정이 이루어지는데, 상술한 바와 같이 펌핑 신호(VPUMP)는 축소 지향의 가변 펄스 신호이기 때문에 그 펄스폭이 점차 작아져서 시스템에서 허용하는 오차 이내의 범위로 진입하게 되면 보정 동작이 완료되는 것이다.That is, when the phase difference between the reference clock and the internal clock is corrected, the correction is performed based on the pulse width of the pumping signal V PUMP . As described above, the pumping signal V PUMP is a variable- Therefore, if the pulse width becomes smaller and enters a range within a tolerance allowed by the system, the correction operation is completed.

이와 같은 펌프 신호(VPUMP)가 인버터(INV5)를 통해 반전되어 피모스 트랜지스터(Q10)의 게이트와 엔모스 트랜지스터(Q14)의 게이트를 제어한다.The pump signal V PUMP is inverted through the inverter INV5 to control the gate of the PMOS transistor Q10 and the gate of the NMOS transistor Q14.

상기 피모스 트랜지스터(A10)의 소스에는 전원 전압(VDD)이 인가되고, 상기 엔모스 트랜지스터(Q14)의 소스는 접지된다.The power source voltage V DD is applied to the source of the PMOS transistor A10 and the source of the NMOS transistor Q14 is grounded.

이와 같은 상기 피모스 트랜지스터(Q10)의 드레인에는 세 개의 피모스 트랜지스터(Q11~Q13)가 직렬 연결되는데, 상기 세 개의 피모스 트랜지스터(Q11~Q13)의 각각의 게이트는 접지되어 항상 턴 온된 상태를 유지한다.Three PMOS transistors Q11 through Q13 are serially connected to the drain of the PMOS transistor Q10. The gates of the three PMOS transistors Q11 through Q13 are grounded to be always turned on .

직접 연결된 상기 세 개의 피모스 트랜지스터(Q11~Q13) 가운데 마지막 피모스 트랜지스터(Q13)의 드레인은 상기 엔모스 트랜지스터(Q14)의 드레인과 연결되어 노드(N3)를 형성한다.The drain of the last PMOS transistor Q13 among the three directly connected PMOS transistors Q11 to Q13 is connected to the drain of the NMOS transistor Q14 to form a node N3.

상기 노드(N3)의 신호는 두 개의 인버터(INV6~INV7)로 이루어진 버퍼를 통하여 출력된다.The signal of the node N3 is outputted through a buffer composed of two inverters INV6 to INV7.

상기 두 개의 인버터(INV6~INV7)는 일반적인 시모스 인버터(CMOS inverter)인데, 특히 인버터(INV6)의 구성은 다음과 같다.The two inverters INV6 to INV7 are general CMOS inverters. In particular, the inverter INV6 has the following structure.

피모스 트랜지스터(Q15)의 소스에는 전원 전압(VDD)이 인가되도록 연결된다. 또한 두 개의 엔모스 트랜지스터(Q16~Q17)가 직렬 연결되어 상기 엔모스 트랜지스터(Q16)의 드레인이 상기 피모스 트랜지스터(Q15)의 드레인과 연결되어 노드(N4)를 형성하고, 또 다른 엔모스 트랜지스터(Q17)의 소스는 접지된다. 상기 노드(N4)의 신호는 또 다른 인버터(INV7)를 통하여 반전되어 부논리 신호인 로킹 신호(/LOCK)로서 출력된다.The source of the PMOS transistor Q15 is connected to be supplied with the power supply voltage V DD . Two NMOS transistors Q16 to Q17 are connected in series so that the drain of the NMOS transistor Q16 is connected to the drain of the PMOS transistor Q15 to form a node N4, The source of the transistor Q17 is grounded. The signal of the node N4 is inverted through another inverter INV7 and outputted as a locking signal / LOCK which is a negative logic signal.

이와 같이 구성된 본 발명의 클럭 위상 보정 회로의 동작을 도 2 내지 도 3을 참조하여 설명하면 다음과 같다.The operation of the clock phase correction circuit of the present invention constructed as above will now be described with reference to FIGS. 2 to 3. FIG.

도 3은 본 발명의 클럭 위상 보정 회로의 입출력 특성을 나타낸 파형도로서, (1)은 펌스 신호(VPUMP)이고, (2)는 노드(N3)의 출력 신호이며, (3)은 로킹 신호(LOCK)이다.3 is a waveform diagram showing the input / output characteristics of the clock phase correction circuit of the present invention, in which (1) is a pulse signal (V PUMP ), (2) is an output signal of the node (N3) (LOCK).

상술한 본 발명의 구성에서 피모스 트랜지스터(Q10)는 펌프 신호(VPUMP)의 반전된 위상을 갖는 인버터(INV5)의 출력 신호에 의하여 턴 온된다.In the above-described configuration of the present invention, the PMOS transistor Q10 is turned on by the output signal of the inverter INV5 having the inverted phase of the pump signal V PUMP .

턴 온된 피모스 트랜지스터(Q10)를 통하여 인가되는 전류는 직렬 연결된 세 개의 피모스 트랜지스터(Q11~Q13)를 통하여 노드(N3)에 인가된다.The current applied through the turn-on PMOS transistor Q10 is applied to the node N3 through three series-connected PMOS transistors Q11 through Q13.

이때 상술한 세 개의 피모스 트랜지스터(Q11~Q13)는 소정의 턴 온 저항값을 갖는 지연 수단으로, 풀 업 소자인 상기 피모스 트랜지스터(Q10)에 의한 노드(N3)의 전위의 상승 시간(rise time)을 지연시키는 역할을 한다.The three NMOS transistors Q11 to Q13 described above are delay means having a predetermined turn-on resistance. The rise time of the potential of the node N3 by the PMOS transistor Q10, which is a pull- time.

도 3(1)의 구간(A)에서 알 수 있듯이 위상 보정 동작의 초기에 펌프 신호(VPUMP)의 주파수가 충분히 낮은 경우에는 펌프 신호(VPUMP)의 하이 레벨 구간이 충분하게 확보되어 인버터(INV5)의 출력 신호가 피모스 트랜지스터(Q10)를 턴 온시키는 시간 또는 충분히 확보된다.3 (1), when the frequency of the pump signal V PUMP is sufficiently low at the beginning of the phase correcting operation, the high level section of the pump signal V PUMP is sufficiently secured, INV5 is sufficiently secured or the time for turning on the PMOS transistor Q10.

따라서 피모스 트랜지스터(Q10)를 통하여 인가되는 전류가 지연 수단인 직렬 연결된 세 개의 피모스 트랜지스터(Q11~Q13)의 지연 시간을 극복하여 도 3(2)의 노드(N4)의 전위를 상승시킬 수 있게 되어 결과적으로 인버터(INV7)에서 출력되는 로킹 신호(/LOCK)가 하이 레벨로 되어 활성화되지 않는다.Therefore, the current applied through the PMOS transistor Q10 can overcome the delay time of the three PMOS transistors Q11 to Q13 connected in series, which is the delay means, to raise the potential of the node N4 in Fig. As a result, the locking signal / LOCK output from the inverter INV7 becomes high level and is not activated.

그러나 도 3(1)의 구간(B)에서와 같이 위상 보정 동작이 진행됨에 따라 펌프 신호(1)의 주파수가 점차 높아져서 시스템에서 허용하는 오차의 범위 내에 들어오면 피모스 트랜지스터(Q10)의 턴 온 시간이 충분하지 못하여 직렬 연결된 세 개의 피모스 트랜지스터(Q11~Q13)에 의한 지연 시간을 극복하지 못하게 된다.However, if the frequency of the pump signal 1 gradually increases as the phase correction operation progresses as in the section B of FIG. 3 (1), if the frequency of the pump signal 1 becomes within the tolerance range allowed by the system, The time is not enough to overcome the delay time caused by the three series-connected PMOS transistors Q11 to Q13.

따라서 도 3(2)의 노드(N3)의 전위가 충분히 상승하기 전에 펌프 신호(VPUMP)가 로우 레벨로 천이하게 되어 노드(N3)의 전위가 인버터(INV6)의 하이 레벨 입력 전압(VIH)에 이르지 못하게 된다.Therefore, the pump signal V PUMP transitions to the low level before the potential of the node N3 of FIG. 3 (2) sufficiently rises and the potential of the node N3 is shifted to the high level input voltage V IH of the inverter INV6 ).

따라서 인버터(INV6)는 노드(N3)의 전위를 로우 레벨로 인식하여 출력 신호는 하이 레벨로 되고, 또 다른 인버터(INV7)는 상기 인버터(INV6)의 하이 레벨 출력 신호를 반전시켜서 도 3(3)에 나타낸 바와 같이 로우 레벨로 활성화된 로킹 신호(/LOCK)를 출력하는 것이다.Therefore, the inverter INV6 recognizes the potential of the node N3 as a low level, and the output signal thereof becomes a high level, and another inverter INV7 inverts the high level output signal of the inverter INV6, (/ LOCK) activated at a low level as shown in FIG.

인버터(INV6)에서 직렬 연결된 두 개의 엔모스 트랜지스터(Q16~Q17)는 노드(N4)의 전위의 하강 시간(fall time)을 증가시켜서 상기 직렬 연결된 세 개의 피모스 트랜지스터(Q11~Q13)의 지연 동작을 보조하기 위한 것이다.The two NMOS transistors Q16 to Q17 connected in series in the inverter INV6 increase the falling time of the potential of the node N4 to reduce the delay time of the three series-connected pMOS transistors Q11 to Q13 .

따라서 본 발명은 적은 수의 소자로 클럭 위상 보정 회로를 구현하여 회로의 레이아웃 면적과 소비 전력이 감소하도록 하며, 이와 함께 회로의 응답 속도를 향상시키는 효과가 있다.Therefore, the present invention realizes a clock phase correction circuit with a small number of elements, thereby reducing the layout area and power consumption of the circuit, and at the same time, improving the response speed of the circuit.

Claims (5)

기준 클럭 신호와 내부 클럭 신호의 위상차를 비교하는 클럭 위상 보정 회로에 있어서,A clock phase correction circuit for comparing a phase difference between a reference clock signal and an internal clock signal, 상기 위상차를 보정하기 위한 보정값의 기준이 되는 신호이며, 그 펄스폭이 최대 허용 위상차에 수렴(收斂)하는 펄스 신호에 의하여 스위칭 제어되어 풀 업 동작이 이루어지도록 하는 풀 업 소자와;A pull-up element for making a pull-up operation by switching control by a pulse signal whose pulse width converges to a maximum allowable phase difference, the pull-up element being a reference for a correction value for correcting the phase difference; 상기 펄스 신호에 의하여 스위칭 제어되어 상기 풀 업 소자의 풀 업 동작과 상보적으로 풀 다운 동작이 이루어지도록 하는 풀 다운 소자와;A pull-down device switching-controlled by the pulse signal to perform a pull-down operation complementary to a pull-up operation of the pull-up device; 상기 풀 업 소자에 일단이 연결되고, 상기 풀 다운 소자에 타단이 연결되어 출력 노드를 형성하며, 상기 펄스 신호의 펄스 폭이 상기 최대 허용 위상차보다 큰 펄스 폭을 가질때는 상기 풀 업 소자의 풀 업 동작에 의하여 인가되는 전류가 상기 출력 노드에 전달될 수 있도록 하고, 상기 펄스 신호의 펄스 폭이 상기 최대 허용 위상차와 같아지면 상기 풀 업 소자에 의해 인가되는 전류가 상기 출력 노드에 도달하지 않도록 소정의 시간 지연이 이루어지는 지연 수단과;Up element is connected to the pull-up element and the other end is connected to the pull-down element to form an output node, and when the pulse width of the pulse signal has a pulse width larger than the maximum allowable phase difference, Up element so that the current applied by the pull-up element does not reach the output node when the pulse width of the pulse signal becomes equal to the maximum allowable phase difference, Delay means for delaying the time; 상기 출력 노드의 신호를 입력으로 받아 이를 반전시켜 출력하는 인버터를 포함하는 클럭 위상 보정 회로.And an inverter for receiving the signal of the output node as an input and inverting it and outputting the inverted signal. 청구항 1에 있어서,The method according to claim 1, 상기 풀 업 소자는 소스에 전원 전압이 인가되고 드레인은 상기 지연 수단의 일단에 연결되며, 게이트는 상기 제1인버터의 출력 신호에 의하여 제어되는 피모스 트랜지스터인 것이 특징인 클럭 위상 보정 회로.Wherein the pull-up element is a PMOS transistor whose source is supplied with a power supply voltage and whose drain is connected to one end of the delay means and whose gate is controlled by the output signal of the first inverter. 청구항 1에 있어서,The method according to claim 1, 상기 풀 다운 소자는 소스가 접지되고 드레인은 상기 지연 수단의 타단에 연결되며, 게이트는 상기 제1인버터의 출력 신호에 의하여 제어되는 엔모스 트랜지스터인 것이 특징인 클럭 위상 보정 회로.Wherein the pull-down device is an NMOS transistor whose source is grounded, drain is connected to the other end of the delay means, and gate is controlled by the output signal of the first inverter. 청구항 1에 있어서,The method according to claim 1, 상기 지연 수단은 복수개의 피모스 트랜지스터가 직렬 연결되어 상기 각각의 피모스 트랜지스터의 게이트가 접지되어 소정의 턴 온 저항값을 제공하도록 이루어진 것이 특징인 클럭 위상 보정 회로.Wherein the delay means is configured such that a plurality of PMOS transistors are connected in series so that gates of the PMOS transistors are grounded to provide a predetermined turn-on resistance value. 청구항 1에 있어서,The method according to claim 1, 상기 인버터는 상기 펄스 신호가 상기 최대 허용 위상차와 동일한 펄스 폭을 가질 때의 상기 출력 노드에 인가되는 전위보다 높은 전위의 논리 임계 전압(logic threshold)을 갖는 것이 특징인 클럭 위상 보정 회로.Wherein the inverter has a logic threshold of a potential higher than a potential applied to the output node when the pulse signal has a pulse width equal to the maximum allowable phase difference.
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