KR19990000024A - Internal buffer control method of output buffer - Google Patents
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Abstract
데이터 출력 버퍼의 지연을 방지하기 위한 반도체 메모리 장치의 데이터 출력 버퍼의 내부 전원 제어 방법을 개시한다.A method of controlling an internal power supply of a data output buffer of a semiconductor memory device for preventing a delay of a data output buffer is disclosed.
리드 동작시에 데이터 출력 버퍼 인에이블 신호 및 로우 액티브 신호로 내부 전원 전압 발생기 인에이블 신호를 구동 시킨다.In the read operation, the internal power supply voltage generator enable signal is driven by the data output buffer enable signal and the low active signal.
이어서, 데이터 출력 버퍼 프리챠아지 신호는 로우 액티브 이후에 센싱이 시작되는 시점에서 미리 데이터 출력 버퍼의 프리챠아지 노드를 내부 전원 전압 레벨로 프리챠아지 시킨다.Subsequently, the data output buffer precharge signal precharges the precharge node of the data output buffer to an internal power supply voltage level at the time when sensing starts after low active.
상기 내부 전원 전압 발생기 인에이블 신호는 내부 전원 전압 발생기로 부터 내부 전원 전압을 발생시킨다.The internal power supply voltage generator enable signal generates an internal power supply voltage from the internal power supply voltage generator.
동시에, 상기 데이터 출력 버퍼 인에이블 신호가 데이터 출력 버퍼를 인에이블 시켜서 데이터 출력 버퍼내의 내부 전원 챠아지 소모 회로를 동작시킨다.At the same time, the data output buffer enable signal enables the data output buffer to operate the internal power charge consumption circuitry in the data output buffer.
프리챠아지 및 자동 펄스 중 어느하나로 내부 전원 전압 발생을 종료한다.The generation of the internal power supply voltage is terminated by either precharge or automatic pulse.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 출력 버퍼의 내부 전원 제어 방법에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a method for controlling an internal power supply of a data output buffer of a semiconductor memory device.
일반적으로, 싱크로너스 디램(Synchronous DRAM)에서의 데이터 출력(Dout)은 클럭신호 후 데이터 출력까지의 지연시간인 tSAC(Clock to Dout delay)에 의하여 제약된다. 이는 데이터 출력이 다음 클럭 인에이블과의 마진을 가져야 하기 때문이다.In general, the data output Dout in a synchronous DRAM is constrained by a clock to dout delay (t SAC ), which is a delay time from the clock signal to the data output. This is because the data output must have a margin with the next clock enable.
이와같이 싱크로너스 디램의 주요한 AC 파라미터중의 하나인 tSAC가 전원(VCC) 변동에 둔감하게 하기 위해서 데이터 출력(Dout) 버퍼 전용으로 VINTQ라는 내부 전원을 채택하고 있다.As such, t SAC , one of the main AC parameters of synchronous DRAM, uses an internal power supply called VINTQ exclusively for the data output (Dout) buffer in order to be insensitive to power supply (VCC) fluctuations.
도 1은 종래 기술의 내부 전원 제어 방법을 나타낸 블록도이다.1 is a block diagram illustrating an internal power supply control method according to the related art.
도 1을 참조하면, 종래 기술의 내부전원 제어 방법은 리드 동작시에 데이터 출력 버퍼 인에이블 신호인 RTRST가 하이(high)로 되어 내부 전원(VINTQ) 전압 발생기 인에이블 신호인 PVINTQEB를 로우(low)로 만든다. 이때 PVINTQEB는 내부 전원(VINTQ) 전압 발생기(100)의 활성화 신호로 사용되어 내부 전원 전압 발생기로 부터 내부 전원(VINTQ) 전압을 발생시킨다. 이와 동시에 PTRST가 데이터 출력 버퍼(200)를 인에이블 시켜서 데이터 출력 버퍼내의 내부 전원(VINTQ) 챠아지 소모 회로를 동작시키고 이어서 내부 전원 전압 발생기(100)를 동작시킨다. 그런데 통상적으로 데이터 출력 버퍼 프리챠아지 신호인 PNSDOUT는 로우 액티브(Row Active) 이후에 센싱이 시작되는 시점에서 미리 데이터 출력 버퍼(200)의 프리챠아지 노드를 내부 전원(VINTQ) 레벨로 프리챠아지 시켜서 실제 데이터 출력 발생시 원활한 데이터 출력 버퍼(200)의 동작을 준비하게 된다. 이렇게 최종적으로 데이터 출력 버퍼를 거친 데이터 값은 드라이빙 능력이 없으므로 데이터 출력 드라이버(300)를 거치게 된다.Referring to FIG. 1, in the related art internal power supply control method, the data output buffer enable signal RTRST becomes high during a read operation so that the internal power supply (VINTQ) voltage generator enable signal PVINTQEB is low. Make it. At this time, PVINTQEB is used as an activation signal of the internal power supply (VINTQ) voltage generator 100 to generate an internal power supply (VINTQ) voltage from the internal power supply voltage generator. At the same time, the PTRST enables the data output buffer 200 to operate the internal power supply (VINTQ) charge consumption circuit in the data output buffer, and then to operate the internal power supply voltage generator 100. However, in general, PNSDOUT, which is a data output buffer precharge signal, precharges a precharge node of the data output buffer 200 to an internal power supply (VINTQ) level at the time when sensing starts after low active. In this case, the data output buffer 200 is prepared to operate smoothly when an actual data output occurs. Since the data values finally passed through the data output buffer have no driving capability, they pass through the data output driver 300.
도 2는 종래 기술의 내부 전원 제어 방법시의 타이밍도이다. 도 2에서 알 수 있듯이 데이터 출력 버퍼는 RAS(Row Address Strobe)신호 즉, 액티브 신호를 받아서 PNSDOUT이 동작하고 내부 전원(VINTQ) 전압이 떨어지게 된다. 이어서, 내부 전원(VINTQ)을 사용시 프리챠아지 신호인 PNSDOUT 신호가 DOK 노드(도 3)를 펌핑해 주게 된다. 다음에, 데이터 출력 버퍼 인에이블 신호(PTRST)를 받아 데이터 출력 버퍼는 데이터의 출력이 가능해진다.2 is a timing diagram of a conventional internal power supply control method. As can be seen in Figure 2, the data output buffer receives a RAS (Row Address Strobe) signal, that is, an active signal, the PNSDOUT operates and the internal power supply (VINTQ) voltage drops. Subsequently, when the internal power supply VINTQ is used, the PNSDOUT signal, which is a precharge signal, pumps the DOK node (FIG. 3). Next, the data output buffer can receive data by receiving the data output buffer enable signal PTRST.
도 3은 도 1의 데이터 출력 버퍼의 구체 회로도이다. 도 3을 참조하여 데이터 출력 버퍼의 동작을 설명하면, PTRST가 하이인 경우 클록에 동기를 받아서 데이터(DBI)가 들어와서 DOK와 DOKB로 출력된다. 여기에서 N4 노드는 PNSDOUT신호와 내부 전원(VINTQ)의 전하에 의해 펌핑을 받아서 전압 레벨이 높기 때문에 원래 내부 전원(VINTQ) 레벨의 강하없이 DOK 혹은 DOKB로 전달된다. 그리고 tRCD만큼의 시간이 지나고나서 CAS(Column Address Strobe) 신호 즉, 리드(read) 동작 수행시에 PTRST가 하이로 가고 다시 이 신호를 받아서 PVINTQEB 신호(도 1)가 로우로 인에이블되어 챠아지를 공급하는 역할을 하는 내부 전원 전압 발생기(도 1의 100)는 내부 전원(VINTQ) 전압을 발생하게 된다. 그리고 PTRST는 프리챠아지 신호를 받아서 로우로 디세이블되고 다시 이 신호를 받아서 PVINTQEB도 하이로 디세이블 되므로 데이터 출력 버퍼가 인에이블된 구간에서만 내부 전원 전압 발생기(도 1의 100)가 동작하게 된다.3 is a detailed circuit diagram of the data output buffer of FIG. 1. Referring to FIG. 3, the operation of the data output buffer will be described. When PTRST is high, the data DBI is input in synchronization with a clock and outputted as DOK and DOKB. Here, the N4 node is pumped by the PNSDOUT signal and the charge of the internal power supply (VINTQ), and thus the voltage level is high. Therefore, the N4 node is transferred to DOK or DOKB without dropping the original internal power supply (VINTQ) level. After t RCD has elapsed, PTRST goes high when performing a column address strobe (CAS) signal, that is, a read operation. The PVINTQEB signal (Fig. 1) is enabled low and is charged. An internal power supply voltage generator (100 of FIG. 1) serving to supply the power supply generates an internal power supply (VINTQ) voltage. The PTRST receives the precharge signal and is disabled low, and the signal is again disabled by the PVINTQEB, so that the internal power supply voltage generator (100 in FIG. 1) operates only when the data output buffer is enabled.
그런데, 종래 기술에서는 내부 전원 전압 발생기의 인에이블 시점이 리드 동작에서 데이터 출력 버퍼의 인에이블 시점과 일치하게 조정되어 있다. 다시 말해, 로우 액티브 이후 비트라인(B/L) 센싱 시점에서 발생하여 데이터 출력 버퍼의 내부 노드를 내부 전원(VINTQ) 레벨로 프리챠아지할 때 소모되는 내부 전원(VINTQ) 전하의 보상은 이루어지지 않는다.By the way, in the prior art, the enable timing of the internal power supply voltage generator is adjusted to match the enable timing of the data output buffer in the read operation. In other words, compensation of the internal power (VINTQ) charge that occurs at the time of sensing the bit line (B / L) after low active and consumes when the internal node of the data output buffer is precharged to the internal power (VINTQ) level is not performed. Do not.
리드 명령을 받으면, 리드 신호가 PTRST신호를 하이로 인에이블시키고 다시 PTRST신호는 PVINTQEB신호를 로우로 하여 내부 전원(VINTQ) 전압 레벨을 발생하여 데이터 출력 버퍼의 전원을 내부 전원(VINTQ) 전압 레벨로 잡아준다. 이때 만약 프리챠아지 노드가 내부 전원(VINTQ) 전압 레벨로 프리챠아지 되어 있지 않다면 내부 전원(VINTQ) 레벨이 목적한 레벨이하가 되므로 지연이 발생한다.When a read command is received, the read signal enables the PTRST signal high, and again the PTRST signal generates the internal power supply (VINTQ) voltage level by setting the PVINTQEB signal low to bring the power of the data output buffer to the internal power supply (VINTQ) voltage level. Hold it. At this time, if the precharge node is not precharged to the internal power supply (VINTQ) voltage level, a delay occurs because the internal power supply (VINTQ) level is less than the intended level.
따라서, 본 발명의 목적은 데이터 출력 버퍼의 지연을 방지하기 위하여 로우 액티브 이후에 프리챠아지 노드가 내부 전원 전압 레벨 이하로 되지 않도록 하는 반도체 메모리 장치의 데이터 출력 버퍼의 내부 전원 제어 방법을 제공함에 있다.Accordingly, an object of the present invention is to provide a method of controlling an internal power supply of a data output buffer of a semiconductor memory device such that the precharge node does not become below an internal power supply voltage level after low active in order to prevent a delay of the data output buffer. .
도 1은 종래 기술의 내부 전원 제어 방법을 나타낸 블록도이다.1 is a block diagram illustrating an internal power supply control method according to the related art.
도 2는 종래 기술의 내부 전원 제어 방법시의 타이밍도이다.2 is a timing diagram of a conventional internal power supply control method.
도 3은 도 1의 데이터 출력 버퍼의 구체 회로도이다.3 is a detailed circuit diagram of the data output buffer of FIG. 1.
도 4는 본 발명에 따른 내부 전원 제어 방법을 나타낸 블록도이다.4 is a block diagram illustrating an internal power supply control method according to the present invention.
도 5는 본 발명의 내부 전원 제어 방법시의 타이밍도이다.5 is a timing diagram in the internal power supply control method of the present invention.
도 6은 본 발명에 따른 로우 액티브에 의해 구동되는 내부 전원(VINTQ) 전압 발생기 인에이블 신호 발생 회로도이다.6 is a circuit diagram of an internal power supply (VINTQ) voltage generator enable signal generation circuit driven by a low active circuit according to the present invention.
상기 과제를 달성하기 위한 본 발명은, 리드 동작시에 데이터 출력 버퍼 인에이블 신호 및 로우 액티브 신호로 내부 전원 전압 발생기 인에이블 신호를 구동 시킨다.In order to achieve the above object, the present invention drives an internal power supply voltage generator enable signal with a data output buffer enable signal and a low active signal during a read operation.
이어서, 데이터 출력 버퍼 프리챠아지 신호는 로우 액티브 이후에 센싱이 시작되는 시점에서 미리 데이터 출력 버퍼의 프리챠아지 노드를 내부 전원 전압 레벨로 프리챠아지 시킨다.Subsequently, the data output buffer precharge signal precharges the precharge node of the data output buffer to an internal power supply voltage level at the time when sensing starts after low active.
상기 내부 전원 전압 발생기 인에이블 신호는 내부 전원 전압 발생기로 부터 내부 전원 전압을 발생시킨다.The internal power supply voltage generator enable signal generates an internal power supply voltage from the internal power supply voltage generator.
동시에, 상기 데이터 출력 버퍼 인에이블 신호가 데이터 출력 버퍼를 인에이블 시켜서 데이터 출력 버퍼내의 내부 전원 챠아지 소모 회로를 동작시킨다.At the same time, the data output buffer enable signal enables the data output buffer to operate the internal power charge consumption circuitry in the data output buffer.
프리챠아지 및 자동 펄스 중 어느하나로 내부 전원 전압 발생을 종료한다.The generation of the internal power supply voltage is terminated by either precharge or automatic pulse.
따라서, 본 발명에 의하면 내부 전원(VINTQ) 전압 발생을 하게 하는 내부 전원(VINTQ) 전압 발생기 인에이블 신호가 로우 액티브 신호를 받아서 로우로 인에이블되어 로우 액티브 이후에 프리챠아지 노드가 내부 전원 전압 레벨 이하로 되지 않도록 하여 데이터 출력 버퍼의 지연을 방지할 수 있다.Therefore, according to the present invention, the internal power supply (VINTQ) voltage generator enable signal for generating the internal power supply (VINTQ) voltage is enabled by receiving a low active signal and enabling the low, so that the precharge node becomes an internal power supply voltage level after the low active. The delay of the data output buffer can be prevented by avoiding the following.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명에 따른 내부 전원 제어 방법을 나타낸 블록도이다. 도 4를 참조하면, 본 발명의 내부전원 제어 방법은 로우 액티브신호인 Row Active 및 데이터 출력 버퍼 인에이블 신호인 RTRST로 내부 전원(VINTQ) 전압 발생기 인에이블 신호인 PVINTQEB를 로우(low)로 만든다. 이때 PVINTQEB는 VINTQ 전압 발생기(400)로 부터 VINTQ 전압을 발생시킨다. 이와 동시에 PTRST가 데이터 출력 버퍼(500)를 인에이블 시켜서 데이터 출력 버퍼내의 VINTQ 챠아지 소모 회로를 동작시키고 이어서 내부 전원(VINTQ) 전압 발생기(400)를 동작시킨다. 데이터 출력 버퍼 프리챠아지 신호인 PNSDOUT는 로우 액티브(Row Active) 이후에 센싱이 시작되는 시점에서 미리 데이터 출력 버퍼(500)의 프리챠아지 노드를 VINTQ 레벨로 프리챠아지 시킨 다음 데이터 출력 버퍼를 거친 신호로 최종적으로 데이터 출력 드라이버(600)를 구동하게 된다.4 is a block diagram illustrating an internal power supply control method according to the present invention. Referring to FIG. 4, the internal power supply control method according to the present invention makes the internal power supply (VINTQ) voltage generator enable signal PVINTQEB low with Row Active, which is a low active signal, and RTRST, which is a data output buffer enable signal. At this time, PVINTQEB generates the VINTQ voltage from the VINTQ voltage generator 400. At the same time, PTRST enables the data output buffer 500 to operate the VINTQ charge consuming circuit in the data output buffer and then to operate the internal power supply (VINTQ) voltage generator 400. The PNSDOUT, a data output buffer precharge signal, precharges the precharge node of the data output buffer 500 to the VINTQ level at the time when sensing starts after low active, and then passes through the data output buffer. The data output driver 600 is finally driven by the signal.
본 발명의 동작의 한 실시예는 내부 전원 전압 발생기(400)로 부터 내부 전원(VINTQ) 전압 레벨을 발생하게하는 PVINTQEB신호가 로우 액티브(Row Active) 신호를 받아서 로우(low)로 인에이블 되어 로우 액티브시 내부 전원(VINTQ) 전압 레벨의 저하를 막는다. 그리고 충분한 시간이 지난 후 PVINTQEB신호가 자동 펄스(auto pulse) 형태로 디세이블된다.One embodiment of the operation of the present invention is that the PVINTQEB signal, which causes the internal power supply (VINTQ) voltage level from the internal power supply voltage generator 400 to receive a low active signal and is enabled low, Prevents the internal power supply (VINTQ) voltage level from falling. After sufficient time, the PVINTQEB signal is disabled in the form of an auto pulse.
본 발명과 종래 기술의 차이점은 로우 액티브 신호를 받아서 PVINTQEB가 로우로 인에이블되어 VINTQ 신호를 발생하는 것으로 이때, PVINTQEB는 자동 펄스에 의해 하이로 디세이블된다. 이런 방법을 사용하므로 PNSDOUT동작에 의한 프리챠아지시 소모된 VINTQ전하를 보상하도록 VINTQ 전압 발생기(400)를 구동할 수 있게 된다. 그리고 실제 리드 동작시에는 PTRST 신호를 받은 PVINTQEB가 로우로 인에이블되고 마찬가지로 프리챠아지시에 PTRST가 로우로 되면서 PVINTQEB가 하이가 되어 디세이블된다.The difference between the present invention and the prior art is that the PVINTQEB is enabled low to generate a VINTQ signal by receiving a low active signal, where PVINTQEB is disabled by an automatic pulse. By using this method, the VINTQ voltage generator 400 can be driven to compensate for the VINTQ charge consumed during precharge by the PNSDOUT operation. In the actual read operation, the PVINTQEB receiving the PTRST signal is enabled low, and similarly, the PTRST goes low during precharge and PVINTQEB becomes high and disabled.
한편, 입출력 라인(IO)의 수가 많을수록 내부 전원(VINTQ) 전압 레벨의 저하가 심각해짐으로 입출력 라인(IO)의 수가 많을수록 속도는 저하되게 된다. 따라서, 로우 액티브시 PVINTQEB를 인에이블시켜 VINTQ의 레벨을 유지하는 것은 필요 불가결한 것으로 되어진다.On the other hand, as the number of input / output lines IO increases, the decrease of the internal power supply VINTQ voltage level becomes more severe. As the number of input / output lines IO increases, the speed decreases. Therefore, it is indispensable to enable PVINTQEB during low active to maintain the level of VINTQ.
도 5는 본 발명의 내부 전원 제어 방법시의 타이밍도이다. 도 5에서 알 수 있듯이 PTRST와 로우 액티브에 의해 PVINTQEB가 로우로 인에이블되면서 내부 전원(VINTQ) 전압 레벨을 발생하고 프리챠아지나 자동 펄스로 내부 전원(VINTQ) 전압 레벨 발생을 마친다. PNSDOUT은 로우 액티브시 하이로 인에이블되어 데이터 출력 버퍼를 프리챠아지시킨다.5 is a timing diagram in the internal power supply control method of the present invention. As can be seen in FIG. 5, PVINTQEB is enabled low by PTRST and low active to generate an internal power supply (VINTQ) voltage level and finishes generation of an internal power supply (VINTQ) voltage level by precharge or automatic pulse. PNSDOUT is enabled high when low active, precharging the data output buffer.
도 6은 본 발명에 따른 로우 액티브에 의해 구동되는 내부 전원(VINTQ) 전압 발생기 인에이블 신호 발생 회로도이다. 도 6을 참조하면, RAS 신호를 클록 신호에 응답하여 전송하는 제1 전송 수단(610)과, 상기 제1 전송 수단의 출력과 피드백된 PVINTQEB 신호를 입력으로 하는 제1 낸드 게이트(ND1)와, 상기 제1 낸드 게이트의 출력에 접속된 제1 인버터(INV1)와, 상기 제1 인버터의 출력과 상기 제1 전송 수단의 출력을 입력으로 하는 제1 노아 게이트(NR1)와, 상기 제1 노아 게이트의 출력에 접속된 제2 인버터(INV2)와, 상기 제1 인버터의 출력과 상기 피드백된 PVINTQEB 신호를 입력으로 하는 제2 노아 게이트(NR2)와, 상기 제2 노아 게이트의 출력에 접속된 제3 인버터(INV3)와, 상기 제2 인버터의 출력과 상기 제3 인버터의 출력을 입력으로 하는 제2 낸드 게이트(ND2)와, 상기 제2 낸드 게이트의 출력에 접속된 제4 인버터(INV4)와, 상기 제4 인버터의 출력에 일측이 연결되어 클록 신호에 응답하여 전송하는 제2 전송 수단(620)과, 상기 제2 전송 수단의 타측에 연결된 랫치 수단(630)과, 상기 랫치 수단에 접속된 제5 인버터(INV5), 및 상기 제5 인버터의 출력에 연결되며 클록 반전 신호에 응답하여 PVINTQEB 신호를 출력하는 제3 전송 수단(640)을 구비한다.6 is a circuit diagram of an internal power supply (VINTQ) voltage generator enable signal generation circuit driven by a low active circuit according to the present invention. 6, a first transmission means 610 for transmitting a RAS signal in response to a clock signal, a first NAND gate ND1 for inputting a PVINTQEB signal fed back with the output of the first transmission means, A first inverter INV1 connected to an output of the first NAND gate, a first NOR gate NR1 for inputting an output of the first inverter and an output of the first transmission means, and the first NOR gate A second inverter INV2 connected to an output of the second inverter; a second NOR gate NR2 for inputting the output of the first inverter and the feedback PVINTQEB signal; and a third connected to an output of the second Noah gate. An inverter INV3, a second NAND gate ND2 for inputting an output of the second inverter and an output of the third inverter, a fourth inverter INV4 connected to an output of the second NAND gate, One side is connected to the output of the fourth inverter and is responsive to a clock signal. The transmitter is connected to the second transmission means 620, the latch means 630 connected to the other side of the second transmission means, the fifth inverter INV5 connected to the latch means, and the output of the fifth inverter. Third transmission means 640 for outputting a PVINTQEB signal in response to the clock inversion signal.
상기 제1, 제2, 제3 전송 수단은 반전 신호로 개폐되는 피모스 트랜지스터와 비반전 신호로 개폐되는 엔모스 트랜지스터로 이루어진 전송게이트, 및 반전 신호를 생성하는 인버터로 이루어진다.The first, second and third transfer means may include a transfer gate including a PMOS transistor that is opened and closed by an inverted signal, an NMOS transistor that is opened and closed by a non-inverting signal, and an inverter that generates an inverted signal.
참조 도면은 PVINTQEB가 로우 액티브에 의해 내부 전원(VINTQ) 전압 발생기 인에이블 신호로 발생됨을 보임으로써 PVINTQEB가 로우 액티브나 리드 신호시의 PTRST 신호를 받아 로우(low)로 인에이블되어 내부 전원(VINTQ) 전압 레벨 발생을 하고 다시 자동 펄스를 받아 하이로 디세이블 되는 것을 보여 준다. 한편, 리드 명령을 받을 경우에는 PTRST 신호에 의해 PVINTQEB는 로우로 인에이블된다.The reference figure shows that PVINTQEB is generated as an internal power supply (VINTQ) voltage generator enable signal by low active. It shows that the voltage level is generated and then automatically pulsed and disabled high. On the other hand, when receiving a read command, PVINTQEB is enabled low by the PTRST signal.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 로우 액티브 이후에 프리챠아지 노드가 내부 전원 전압 레벨 이하로 되지 않도록 하여 데이터 출력 버퍼의 지연을 방지할 수 있다.As described above, according to the present invention, the delay of the data output buffer can be prevented by preventing the precharge node from becoming below the internal power supply voltage level after the low active state.
Claims (2)
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| KR1019970022648A KR100425439B1 (en) | 1997-06-02 | 1997-06-02 | Method for controlling internal power of output buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970022648A KR100425439B1 (en) | 1997-06-02 | 1997-06-02 | Method for controlling internal power of output buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990000024A true KR19990000024A (en) | 1999-01-15 |
| KR100425439B1 KR100425439B1 (en) | 2004-05-24 |
Family
ID=37329265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970022648A KR100425439B1 (en) | 1997-06-02 | 1997-06-02 | Method for controlling internal power of output buffer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100425439B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776761B1 (en) * | 2006-06-29 | 2007-11-19 | 주식회사 하이닉스반도체 | Apparatus for generating precharge voltage of semiconductor memory |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2875476B2 (en) * | 1993-12-06 | 1999-03-31 | 松下電器産業株式会社 | Semiconductor memory device |
| KR0172380B1 (en) * | 1995-06-17 | 1999-03-30 | 김광호 | Data output buffer of semiconductor memory apparatus |
-
1997
- 1997-06-02 KR KR1019970022648A patent/KR100425439B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776761B1 (en) * | 2006-06-29 | 2007-11-19 | 주식회사 하이닉스반도체 | Apparatus for generating precharge voltage of semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100425439B1 (en) | 2004-05-24 |
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