KR19980079625A - Method and apparatus for speculatively supplying cache memory data in a data processing system - Google Patents
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Abstract
데이타 처리 시스템 내의 처리 장치로부터 지능형 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 방법 및 시스템이 공개된다. 본 발명의 방법 및 시스템에 따라, 데이타 처리 시스템은 최소한 하나의 처리 장치를 포함하며, 각각은 최소한 하나의 캐쉬 메모리와 최소한 하나의 지능형 I/O 장치를 가진다. 데이타 처리 시스템 내의 지능형 I/O 장치에 의한 데이타 요청에 응답하여, 데이타 처리 시스템 내의 요청된 데이타를 갖는 데이타 처리 장치에 의해 개입 응답이 내려진다. 다음으로, 데이타 처리 시스템 내의 모든 처리 장치로부터의 결합 응답이 요청된 데이타를 갖는 데이타 처리 장치로 되돌아 오기 전에 요청된 데이타를 갖는 데이타 처리 장치 내의 캐쉬 메모리로부터 요청된 데이타가 판독된다.A method and system for speculatively supplying cache memory data from a processing device in a data processing system to an intelligent I / O device is disclosed. In accordance with the method and system of the present invention, a data processing system includes at least one processing device, each having at least one cache memory and at least one intelligent I / O device. In response to a data request by an intelligent I / O device in the data processing system, an intervention response is issued by the data processing device having the requested data in the data processing system. Next, the requested data is read from the cache memory in the data processing apparatus with the requested data before the combining response from all processing apparatuses in the data processing system returns to the data processing apparatus with the requested data.
Description
본 발명은 일반적으로 캐쉬 메모리 데이타를 공유하기 위한 방법 및 시스템에 관한 것으로, 보다 구체적으로는, 데이타 처리 시스템 내의 처리 장치와 I/O 장치간의 캐쉬 메모리 데이타를 공유하기 위한 방법 및 시스템에 관한 것이다. 더욱 더 구체적으로는, 데이타 처리 시스템 내의 처리 장치로부터 지능형 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 방법 및 시스템에 관한 것이다.The present invention relates generally to methods and systems for sharing cache memory data, and more particularly, to methods and systems for sharing cache memory data between processing devices and I / O devices in a data processing system. More specifically, the present invention relates to a method and system for speculatively supplying cache memory data from a processing device in a data processing system to an intelligent I / O device.
데이타 처리 시스템은 최소한 하나의 처리 장치, 시스템 메모리, 및 다양한 I/O 장치를 포함한다. 처리 장치는 프로그램 명령을 실행하기 위해 복수의 레지스터와 실행 장치를 갖는 프로세서 코어를 포함할 수 있다. 또한, 처리 장치는 고속의 메모리를 사용하여 구현되는 명령어 캐쉬 및/또는 데이타 캐쉬와 같은 하나 이상의 1차 캐쉬(즉, 레벨 1 또는 L1 캐쉬)를 가질 수도 있다. 또한, 처리 장치는 앞서 언급한 것들과 같은 1차 캐쉬를 지원하기 위한 2차 캐쉬(즉, 레벨 2 또는 L2 캐쉬)라 언급되는 추가 캐쉬를 포함할 수도 있다.The data processing system includes at least one processing unit, system memory, and various I / O devices. The processing device may comprise a processor core having a plurality of registers and an execution device for executing program instructions. The processing unit may also have one or more primary caches (ie, level 1 or L1 caches) such as instruction caches and / or data caches implemented using high speed memory. The processing apparatus may also include an additional cache referred to as secondary cache (ie, level 2 or L2 cache) to support primary caches such as those mentioned above.
통상적으로, 시스템 메모리를 거치지 않고 데이타 버스 상에서 하나의 처리 장치로부터 다른 처리 장치나 I/O 장치로 데이타를 전송하는 것을 개입(intervention)이라고 한다. 개입 프로토콜(intervention protocol)은, 시스템 내의 임의의 처리 장치나 I/O 장치에 의한 판독(read) 또는 수정 목적의 판독 요청(read with intent to modify, RWITM)을 만족시키기 위해 시스템 메모리가 액세스되어야 할 경우의 수를 줄임으로써 시스템 성능을 향상시킨다.Typically, transferring data from one processing unit to another processing unit or I / O unit on a data bus without passing through system memory is called intervention. Intervention protocols require system memory to be accessed to satisfy read or intent to modify (RWITM) reads by any processing or I / O device in the system. Improve system performance by reducing the number of cases.
전반적으로 말하면, I/O 장치에 의한 미결의 판독/RWITM 요청이 있을 때, 자신의 캐쉬 내에 요청된 데이타를 가지고 있는 시스템 버스에 부착된 임의의 한 다른 처리 장치는 요청하는 I/O 장치로 이 데이타를 공급할 수 있다. 종래의 개입 프로토콜 하에서는, 캐쉬 내에 데이타를 가지고 있는 처리 장치는 자신의 캐쉬로부터 데이타를 공급하기 위해 데이타 버스 요청(data bus request)을 내기 전에, 시스템 내의 모든 처리 장치로부터의 결합 응답(combined response)을 기다린다.Overall, when there is an outstanding read / RWITM request by an I / O device, any one other processing unit attached to the system bus that has the requested data in its cache is sent to the requesting I / O device. Data can be supplied. Under conventional intervention protocols, a processing device with data in the cache receives a combined response from all processing devices in the system before issuing a data bus request to feed data from its cache. waiting.
동시에, 전통적인 개입 프로토콜은 재시도 메카니즘도 허용한다. 그리고, 개입에 의해 만족될 수 있는 임의의 판독/RWITM 요청도 시스템 버스 상의 임의의 한 처리 장치로부터의 재시도에 의해 개입될 수 있다. 만일, 잘 설정된 규칙하에, 한 처리 장치가 개입으로써 응답하고 다른 처리 장치는 재시도로써 응답한다면, 재시도 응답이 자동으로 개입 응답을 무효로 할 것이다. 그 결과, 시스템 버스 상에 임의의 한 처리 장치에 의한 미결의 재시도 요청이 있다면, 데이타를 포함하는 처리 장치는 데이타 버스 요청을 내지 않을 것이다.At the same time, traditional intervention protocols also allow for a retry mechanism. And any read / RWITM request that can be satisfied by the intervention can also be intervened by a retry from any one processing device on the system bus. If, under well established rules, one processing device responds with an intervention and the other processing device responds with a retry, the retry response will automatically invalidate the intervention response. As a result, if there is an outstanding retry request by any one processing device on the system bus, the processing device containing the data will not issue a data bus request.
따라서, 데이타 처리 시스템 내의 임의의 처리 장치로부터의 재시도에 의해 덜 영향받는 방식으로, 개입 데이타가 요청하는 I/O 장치로 공급되는 개선된 데이타 공급 방안을 제공하는 것이 바람직할 것이다.Therefore, it would be desirable to provide an improved data feed scheme in which intervention data is fed to the requesting I / O device in a manner less affected by retries from any processing device in the data processing system.
따라서, 앞서 언급한 사실들로부터, 캐쉬 메모리 데이타를 공유하기 위한 개선된 방법과 시스템을 제공하는 것이 본 발명의 목적이다.Accordingly, from the foregoing facts, it is an object of the present invention to provide an improved method and system for sharing cache memory data.
데이타 처리 시스템 내의 처리 장치와 I/O 장치들 간에 캐쉬 메모리 데이타를 공유하기 위한 개선된 방법과 시스템을 제공하는 것이 본 발명의 또 다른 목적이다.It is another object of the present invention to provide an improved method and system for sharing cache memory data between processing devices and I / O devices in a data processing system.
데이타 처리 시스템 내의 처리 장치로부터의 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 개선된 방법과 시스템을 제공하는 것이 역시 본 발명의 또 다른 목적이다.It is another object of the present invention to provide an improved method and system for speculatively supplying cache memory data to I / O devices from processing devices in a data processing system.
본 발명의 방법과 시스템에 따라, 데이타 처리 시스템은 최소한 하나의 처리 장치를 포함하며, 각각의 처리 장치는 최소한 하나의 캐쉬 메모리와 최소한 하나의 I/O 장치를 포함한다. 데이타 처리 시스템 내의 지능형 I/O 장치에 의한 데이타 요청에 응답하여, 데이타 처리 시스템 내의 요청된 데이타를 갖는 데이타 처리 장치로부터 개입 응답(intervention response)이 나온다. 다음으로, 요청된 데이타는, 데이타 처리 시스템 내의 모든 처리 장치로부터의 결합 응답이 처리 장치로 리턴되기 전에, 처리 장치 내의 캐쉬 메모리로부터 판독된다.In accordance with the methods and systems of the present invention, a data processing system includes at least one processing device, each processing device including at least one cache memory and at least one I / O device. In response to a data request by an intelligent I / O device in the data processing system, an intervention response comes from the data processing device having the requested data in the data processing system. Next, the requested data is read from the cache memory in the processing device before the combined response from all the processing devices in the data processing system is returned to the processing device.
본 발명의 모든 목적, 특징, 및 잇점들이 다음의 상세한 설명으로부터 명백해 질 것이다.All objects, features, and advantages of the present invention will become apparent from the following detailed description.
도 1은 본 발명의 적용될 수 있는 데이타 처리 시스템의 블럭도.1 is a block diagram of a data processing system to which the present invention can be applied.
도 2는 종래 기술에서의 공급 방안을 도시하기 위한 예시적 데이타 처리 시스템의 블럭도.2 is a block diagram of an exemplary data processing system for illustrating a supply scheme in the prior art.
도 3은 본 발명의 바람직한 실시예에 따른 데이타 처리 시스템 내의 처리 장치로부터 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 방법을 도시하는 도면.3 illustrates a method for speculatively supplying cache memory data from a processing device in an data processing system to an I / O device in accordance with a preferred embodiment of the present invention.
본 발명의 최소한 하나의 캐쉬 메모리를 갖는 데이타 처리 시스템에서 구현될 수 있다. 또한, 본 발명의 특징은 각각의 프로세서가 1차 및 2차 캐쉬를 갖는 다양한 다중-프로세서 데이타 처리 시스템에도 적용될 수 있다는 것을 이해할 수 있을 것이다.It may be implemented in a data processing system having at least one cache memory of the present invention. It will also be appreciated that the features of the present invention may also be applied to various multi-processor data processing systems with each processor having a primary and secondary cache.
도면들, 특히, 도 1을 참조하면, 본 발명이 적용될 수 있는 데이타 처리 시스템(10)의 블럭도가 도시되어 있다. 데이타 처리 시스템(10)은 복수의 중앙 처리 장치(CPU, 11a-11n)을 포함하고, 각각의 CPU(11a-11n)은 1차 캐쉬를 포함한다. 도시된 바와 같이, CPU(11a)는 1차 캐쉬(12a)를 포함하는 반면, CPU(11n)은 1차 캐쉬(12n)을 포함한다. 각각의 1차 캐쉬(12a-12n)은 섹터화된 캐쉬일 것이다.Referring to the drawings, and in particular to FIG. 1, a block diagram of a data processing system 10 to which the present invention may be applied is shown. The data processing system 10 includes a plurality of central processing units (CPUs) 11a-11n, and each CPU 11a-11n includes a primary cache. As shown, the CPU 11a includes a primary cache 12a, while the CPU 11n includes a primary cache 12n. Each primary cache 12a-12n will be a sectorized cache.
각각의 CPU(11a-11n)은 각각 2차 캐쉬(13a-13n)의 각각에 결합된다. 각각의 2차 캐쉬(13a-13n)도 역시 섹터화된 캐쉬일 것이다. CPU(11a-11n), 1차 캐쉬(12a-12n), 및 2차 캐쉬(13a-13n)은 시스템 메모리(14)로의 상호접속부(15)를 통해 서로 접속된다. 상호접속부(15)는 시스템 버스이거나 스위치일 수도 있다. 상호접속부(15)에는 지능형 I/O 장치(16a-16n)이 역시 부착되어 있다. 이들 지능형 I/O 장치(16a-16n)은 시스템 메모리로 및 시스템 메모리로부터의 데이타 전송을 개시할 능력이 있다. 이들 지능형 I/O 장치(16a-16n)은 인트라넷이나 인터넷과 같은 네트워크를 통해 또 다른 데이타 처리 시스템과 통신하는데 사용되는 다양한 어댑터들을 포함할 수도 있다.Each CPU 11a-11n is coupled to each of the secondary caches 13a-13n respectively. Each secondary cache 13a-13n will also be a sectorized cache. The CPUs 11a-11n, the primary caches 12a-12n, and the secondary caches 13a-13n are connected to each other via an interconnect 15 to the system memory 14. Interconnect 15 may be a system bus or a switch. The interconnect 15 is also attached with intelligent I / O devices 16a-16n. These intelligent I / O devices 16a-16n are capable of initiating data transfer to and from system memory. These intelligent I / O devices 16a-16n may include various adapters used to communicate with another data processing system over a network such as an intranet or the Internet.
본 발명의 양호한 실시예로서, 도 1에 도시된 CPU(11a), 1차 캐쉬(12a), 및 2차 캐쉬(13a)와 같은 CPU, 1차 캐쉬, 및 2차 캐쉬는 일체적으로 처리 장치라 불릴 수 있다. 비록 양호한 실시예의 데이타 처리 시스템이 도 1에 도시되어 있지만, 본 발명은 다양한 구성의 시스템에 적용될 수 있다는 것을 이해할 수 있을 것이다. 예를 들어, 각각의 CPU(11a-11n)은 2레벨 이상의 캐쉬 메모리를 가질 수 있다.As a preferred embodiment of the present invention, the CPU, the primary cache, and the secondary cache, such as the CPU 11a, the primary cache 12a, and the secondary cache 13a shown in FIG. It can be called. Although the data processing system of the preferred embodiment is shown in FIG. 1, it will be appreciated that the present invention can be applied to systems of various configurations. For example, each CPU 11a-11n may have two or more levels of cache memory.
이제 표 I를 참조하면, 종래 기술의 개입 프로토콜 하에서의 처리 장치로부터 다수의 확립된 코히어런시 응답(coherency response)이 도시되어 있다. 다중프로세서 데이타 처리 시스템 내의 I/O 장치가 시스템 버스 상에 판독 또는 수정 목적의 판독 요청(RWITM)을 낸 후에, 시스템 내의 임의의 처리 장치는 이를 탐지한(snoop) 후에 표 I에 따른 응답들 중 하나를 낼 것이다.Referring now to Table I, a number of established coherency responses from processing devices under prior intervention protocols are shown. After an I / O device in a multiprocessor data processing system issues a read request (RWITM) for read or modify purposes on the system bus, any processing device in the system snoops and then among the responses according to Table I. I will pay one.
표 1에 도시된 바와 같이, 코히어런시 응답은 3비트의 탐지 응답 신호의 형태를 가지며, 각각의 코히어런시 응답의 정의가 도시되어 있다. 이들 신호들은 인코딩되어 어드레스 테뉴어(address tenure) 후에 탐지 결과를 나타낸다. 또한, 우선순위 값은, 시스템 버스 상의 모든 처리 장치 및 I/O 장치들로 리턴될 하나의 탐지 응답 신호(single snoop response signal)를 형성할 때, 어떤 코히어런시 응답이 우선할 것인지를 시스템 논리부가 결정할 수 있도록 각각의 응답에 관련되어 있는 값이다. 예를 들어, 만일, 처리 장치가 공유된 개입 응답(우선순위 3)으로써 응답하고 또 다른 처리 장치가 재시도 응답(우선순위 1)으로써 응답한다면, 재시도 응답을 갖는 처리 장치가 우선권을 가지게 되어 시스템 논리부는 시스템 버스 상에 부착된 모든 다른 처리 장치뿐만 아니라 요청하는 처리 장치에게 재시도 코히어런시 응답을 리턴할 것이다. 이 시스템 논리부는 시스템 제어 장치나 메모리 컨트롤러와 같은 시스템 내의 여러 부품 내에 존재할 수도 있다.As shown in Table 1, the coherency response is in the form of a 3-bit detection response signal, and the definition of each coherency response is shown. These signals are encoded to represent detection results after address tenure. In addition, the priority value determines which coherency response will take precedence when forming a single snoop response signal to be returned to all processing and I / O devices on the system bus. It is the value associated with each response so that the logic can decide. For example, if a processing unit responds with a shared intervention response (priority 3) and another processing unit responds with a retry response (priority 1), then the processing unit with the retry response takes precedence. The system logic will return the retry coherency response to the requesting processing device as well as all other processing devices attached to the system bus. This system logic may reside within various components of the system, such as a system controller or a memory controller.
(처리 장치의) 어느 캐쉬가 요청되고 있는 데이타의 진실한 소유자로서 데이타를 공급할 수 있는 자격이 있는지를 확인하기 위해 몇 개의 공지된 메카니즘이 사용될 수 있다. 종래 기술의 MESI 프로토콜 하에서, 만일, 캐쉬가 수정된 또는 배타적 상태로 요청된 데이타를 보유하고 있다면, 이것은 이 캐쉬가 데이타의 유효한 사본을 가지고 있는 시스템 내의 유일한 캐쉬이며 소유자임을 의미한다. 그러나, 만일, 캐쉬가 공유된 상태에서 요청된 데이타를 가지고 있다면, 이것은 이 데이타가 시스템 내의 최소한 하나의 다른 캐쉬 내에도 있다는 것을 의미한다. 따라서, 잠재적으로, 2개 이상의 캐쉬 중 하나는 이 데이타를 공급할 수 있다. 이와 같은 경우에, 어떤 캐쉬가 공급을 해야 하는지를 결정하기 위해 몇 개의 대안이 이용될 수 있다.Several known mechanisms can be used to ascertain which caches (of processing devices) are entitled to supply data as the true owner of the data being requested. Under the MESI protocol of the prior art, if the cache holds the requested data in a modified or exclusive state, this means that this cache is the only cache and owner in the system that has a valid copy of the data. However, if the cache has the requested data in the shared state, this means that the data is also in at least one other cache in the system. Thus, potentially, one of two or more caches can supply this data. In such cases, several alternatives can be used to determine which cache should be fed.
이제, 도 2를 참조하면, 종래 기술의 공급 계획을 설명하는 예시적 데이타 처리 시스템의 블럭도가 도시되어 있다. 도시된 바와 같이, 예를 들어, 지능형 I/O 장치(24)는 시스템 버스(23) 상에 판독 또는 RWITM 요청을 하기를 원하고, 처리 장치(21)의 L2 캐쉬는 I/O 장치(24)에 의해 요청되고 있는 데이타를 포함하고 있다. 또한, 처리 장치(20) 내의 L2 캐쉬는 무효 상태에 있고, 처리 장치(21) 내의 L2 캐쉬는 수정된 상태에 있으며, 처리 장치(22) 내의 L2 캐쉬는 요청된 데이타를 포함하고 있지 않다. 종래 기술에 의해 제공되는 바와 같이 공급 개입(source intervention)을 수행하기 위한 각각의 처리 장치의 각각의 L2 캐쉬 컨트롤러에 의해 후속 동작이 취해질 것이다.Referring now to FIG. 2, shown is a block diagram of an exemplary data processing system illustrating a prior art supply plan. As shown, for example, the intelligent I / O device 24 wants to make a read or RWITM request on the system bus 23, and the L2 cache of the processing device 21 is the I / O device 24. Contains data requested by). In addition, the L2 cache in the processing device 20 is in an invalid state, the L2 cache in the processing device 21 is in a modified state, and the L2 cache in the processing device 22 does not contain the requested data. Subsequent actions will be taken by each L2 cache controller of each processing device to perform source intervention as provided by the prior art.
I/O 장치(24)가 판독/RWITM 요청을 낸 후에, 이 판독/RWITM 요청은 처리 장치(21), 처리 장치(22), 및 처리 장치(23)에 의해 시스템 버스(23)으로부터 탐지(snoop)된다. 요청된 데이타가 L2 캐쉬 내에 있는지의 여부를 판별하기 위해 각각의 처리 장치(21-23)에서 L2 캐쉬 디렉토리 조사가 이루어진다. 처리 장치(21)은 요청된 데이타를 가지고 있기 때문에, 개입 응답이 처리 장치(21)에 의해 이루어질 것이다. 그리고, 처리 장치(21) 내의 유한 상태 머쉰(finite state machine)이 디음과 같은 동작들을 제어하기 위해 사용될 것이다. 처리 장치(21) 내의 L2 캐쉬 내의 데이타가 수정된 상태에 있다면, 수정된 개입 코히어런시 응답이 처리 장치(21)에 의해 발생될 것이다. 그렇지 않고, 만일, 처리 장치(21)의 L2 캐쉬 내의 데이타가 공유된 또는 배타적 상태에 있다면, 공유된 개입 코히어런시 응답이 처리 장치(21)에 의해 발생될 것이다. 처리 장치(20) 내의 L2 캐쉬가 요청된 데이타를 포함하고 있지 않기 때문에, 각각의 처리 장치(20 및 21)은 널 코히어런시 응답(null coherency response)을 전송할 것이다.After the I / O device 24 issues a read / RWITM request, the read / RWITM request is detected from the system bus 23 by the processing unit 21, the processing unit 22, and the processing unit 23 ( snoop). L2 cache directory lookup is performed at each processing unit 21-23 to determine whether the requested data is in the L2 cache. Since the processing device 21 has the requested data, an intervention response will be made by the processing device 21. And, a finite state machine in the processing device 21 will be used to control operations such as dimming. If the data in the L2 cache in the processing unit 21 is in the modified state, then the modified intervention coherency response will be generated by the processing unit 21. Otherwise, if data in the L2 cache of the processing device 21 is in a shared or exclusive state, a shared intervention coherency response will be generated by the processing device 21. Since the L2 cache in the processing unit 20 does not contain the requested data, each processing unit 20 and 21 will send a null coherency response.
처리 장치(21)은 개입 응답을 낸 후에, 이 예에서는 자신으로부터의 코히어런시 응답과 처리 장치(20, 22) 및 I/O 장치(24)로부터의 코히어런시 응답을 기본적으로 포함하는 결합 응답을 기다리고 있을 것이다. 만일, 되돌아온 결합 응답이 수정된 개입 코히어런시 응답이면, 처리 장치(21)은 L2 캐쉬로부터 요청된 데이타를 공급하기 시작할 것이다. 만일, 처리 장치(20) 및/또는 처리 장치(22)가 어떠한 다른 이유로 재시도를 요청하면, 설정된 개입 프로토콜 하에서, 데이타 공급은 재시도에 양보해야만 한다.(즉, 공급 시퀀스는 진행되지 않을 것이다) 예를 들어, 처리 장치(22)는 탐지 큐 비지 상태(snoop queue busy condition)에 있을 것이다.After the processing device 21 issues an intervention response, this example basically includes a coherency response from itself and a coherency response from the processing devices 20, 22 and I / O device 24. Will be waiting for the join response. If the returned join response is a modified intervention coherency response, the processing device 21 will begin supplying the requested data from the L2 cache. If the processing device 20 and / or the processing device 22 requests a retry for any other reason, under the established intervention protocol, the data supply must yield to the retry. (I.e. the supply sequence will not proceed. For example, the processing device 22 may be in a snoop queue busy condition.
만일, 탐지 동작(snoop action)이 개시된 후에 처리 장치(21)의 L2 캐쉬 내의 데이타가 수정되지 않았거나 L1 캐쉬 내에 있지 않다면, 처리 장치(21)은 시스템 버스 중재자(system bus arbiter)에게 시스템 버스 요청을 낼 것이다.(통상, 요청된 데이타가 L2 캐쉬 컨트롤러에 의해 버퍼 내로 판독되어야 시스템 버스 요청이 개시될 수 있다) 그렇지 않다면, 처리 장치(21) 내의 L1 캐쉬는 플러슁(flushing)되고 무효화(invalidate)될 것이다.(즉, L1 캐쉬는 임의의 수정된 데이타를 L2 캐쉬로 푸시하고 L1 캐쉬 내의 사본을 무효화하도록 강제될 것이다) 그러나, 만일, 처리 장치(21)의 L1 캐쉬가 공유된 상태에 있다면, 어떠한 데이타 버스 요청이 이루어지기 전에 단지 L1 캐쉬에 대한 무효화가 요청될 뿐이다.If data in the L2 cache of the processing device 21 is not modified or not in the L1 cache after the snoop action is initiated, the processing device 21 requests the system bus arbiter for the system bus request. (Usually, the system bus request may not be initiated until the requested data has been read into the buffer by the L2 cache controller.) Otherwise, the L1 cache in the processing unit 21 is flushed and invalidate. (I.e., the L1 cache will be forced to push any modified data to the L2 cache and invalidate the copy in the L1 cache). However, if the L1 cache of the processing device 21 is in a shared state In this case, the invalidation of the L1 cache is only required before any data bus request is made.
다음으로, 처리 장치(21)은 시스템 버스 사용 허가(system bus grant)가 돌아올 때까지 기다릴 것이다. I/O 장치(24)로의 실제적인 데이타 공급은 데이타 버스 사용 허가가 수신된 후에 시작될 것이다. 일단, 공급이 완료되면, 처리 장치(21)의 L2 캐쉬는 판독 요청에 대해서는 수정된 상태에서 공유된 상태로, RWITM 요청에 대해서는 수정된 상태에서 무효 상태로 변경될 것이다. 처리 장치(20 및 22)의 L2 캐쉬에서는 상태 변화가 없다.Next, the processing unit 21 will wait until the system bus grant is returned. The actual data supply to I / O device 24 will begin after the data bus license has been received. Once the supply is complete, the L2 cache of the processing device 21 will change from the modified state to the shared state for the read request and from the modified state to the invalid state for the RWITM request. There is no state change in the L2 cache of the processing apparatuses 20 and 22.
도 3을 참조하면, 본 발명의 양호한 실시예에 따라, 데이타 처리 시스템 내의 처리 장치로부터 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 고수준 논리도가 도시되어 있다. 블럭(30)에서 시작해서, 블럭(31)에 도시된 바와 같이, 판독/RWITM 요청이 시스템 내의 모든 처리 장치에 의해 시스템 버스로부터 탐지된다. 블럭(32)에 도시된 바와 같이, 요청된 데이타가 L2 캐쉬 내에 존재하는지의 여부를 결정하기 위해 각각의 처리 장치에 의해 L2 캐쉬 디렉토리 조사가 수행된다. 블럭(33)에 도시된 바와 같이, [도 2의 처리 장치(20 및 22)처럼] 요청된 데이타를 가지고 있지 않은 모든 처리 장치에 의해 널 코히어런시 응답이 발생될 것이다. 반면, 블럭(34)에 도시된 바와 같이, [도 2의 처리 장치(21)처럼] 요청된 데이타를 가지고 있는 처리 장치에 의해 간섭 코히어런시 응답이 발생될 것이다.Referring to FIG. 3, in accordance with a preferred embodiment of the present invention, a high level logic diagram for speculatively supplying cache memory data from a processing device in a data processing system to an I / O device is shown. Beginning at block 30, as shown in block 31, a read / RWITM request is detected from the system bus by all processing devices in the system. As shown in block 32, L2 cache directory lookup is performed by each processing device to determine whether the requested data exists in the L2 cache. As shown in block 33, a null coherency response will be generated by all processing devices that do not have the requested data (such as processing devices 20 and 22 of FIG. 2). On the other hand, as shown in block 34, an interference coherency response will be generated by the processing device having the requested data (such as processing device 21 of FIG. 2).
개입 코히어런시 응답의 발생 후에, 블럭(35)에 도시된 바와 같이, 개입 처리 장치는 소정의 캐쉬 관리 작업을 수행해야만 한다. 이들 작업은, 만일, L1 캐쉬 내의 데이타 복사본이 수정되었다면, 개입 처리 장치의 L1 캐쉬 내의 데이타 복사본을 플러슁 및 무효화하는 것을 포함하고, L1 캐쉬 내의 데이타 복사본이 수정되지 않았다면, 개입 처리 장치의 L1 캐쉬 내의 데이타 복사본을 단순히 무효화시키는 것을 포함한다.After generation of the intervention coherency response, as shown in block 35, the intervention processing device must perform some cache management tasks. These operations include flushing and invalidating the data copy in the L1 cache of the intervention processing device if the data copy in the L1 cache has been modified, and in the L1 cache of the intervention processing device if the data copy in the L1 cache has not been modified. It simply involves invalidating a copy of the data in it.
후속해서, 요청된 데이타는 개입 처리 장치의 L2 캐쉬로부터 양호하게는 버퍼로 판독되고, 블럭(36)에 도시된 바와 같이, 시스템 데이타 버스에 대한 요청이 시스템 버스 개입자에게 주어진다. 블럭(37)에 도시된 바와 같이, 시스템 데이타 버스 사용이 허가되었는지의 여부에 관한 판별이 이루어진다. 만일, 시스템 데이타 버스 사용이 허가되지 않았다면, 블럭(38)에 도시된 바와 같이, 결합 코히어런시 응답이 아직 되돌아오지 않았는지에 관한 또 다른 판별이 이루어진다. 만일, 결합된 코히어런시 응답이 되돌아 오지 않았다면, 프로세스는 블럭(37)로 되돌아간다.Subsequently, the requested data is read from the L2 cache of the intervention processing device, preferably into a buffer, and a request for the system data bus is given to the system bus intervener, as shown in block 36. As shown in block 37, a determination is made as to whether system data bus usage is permitted. If use of the system data bus is not authorized, another determination is made as to whether the combined coherency response has not yet returned, as shown in block 38. If the combined coherency response did not come back, the process returns to block 37.
그러나, 만일, 시스템 버스 사용이 허가되었다면, 블럭(39)에 도시된 바와 같이, 요청된 데이타를 시스템 버스로 밀어냄으로써 개입 처리에 의한 요청된 데이타의 공급이 개시된다. 블럭(40)에 도시된 바와 같이, 결합 코히어런시 응답이 이 시점에서 이미 돌아왔는지에 관한 또 다른 결정이 이루어진다. 만일, 결합 코히어런시 응답이 아직 되돌아오지 않았다면, 처리는 시스템 버스로 요청된 데이타를 계속 공급하면서 결합된 코히어런시 응답이 되돌아올 때까지 계속 기다릴 것이다.However, if the system bus usage is authorized, the supply of the requested data by the intervention process is initiated by pushing the requested data onto the system bus, as shown in block 39. As shown in block 40, another determination is made as to whether the combined coherence response has already returned at this point. If the combined coherency response has not yet returned, the process will continue to wait for the combined coherency response to return while continuing to supply the requested data to the system bus.
결합 코히어런시 응답이 되돌아 온 후에, 블럭(41)에 도시된 바와 같이, 결합 코히어런시 응답이 재시도인지에 관한 판별이 이루어진다. 만일, 결합 코히어런시 응답이 재시도일 경우, 시스템 버스의 사용이 아직 허가되지 않았다면, 블럭(36)으로부터의 시스템 버스 요청은 취소되거나, 요청된 데이타의 공급이 블럭(42)에 도시된 바와 같이 즉시 중지될 것이다. 이 시점에서 데이타 공급이 이미 완료되었더라도, 결과는 재시도 코히어런시 응답으로 인해 버려질 것이다. 그렇지 않고, 만일 결합된 코히어런시 응답이 재시도가 아니라면, 요청된 데이타의 공급은, 만일 데이타 공급이 완료되지 않았다면, 완료될 때까지 계속될 것이다. 마지막으로, 블럭(43)에 도시된 바와 같이, 이에 따라 개입 처리 장치 내의 L2 캐쉬의 상태가 갱신되고, 처리는 블럭(99)에서 종료한다.After the combined coherence response is returned, a determination is made as to whether the combined coherency response is retry, as shown in block 41. If the combined coherency response is a retry, if the use of the system bus has not yet been granted, the system bus request from block 36 is canceled, or the supply of the requested data is shown in block 42. Will be stopped immediately. Even if the data feed has already been completed at this point, the result will be discarded due to the retry coherency response. Otherwise, if the combined coherency response is not a retry, the supply of the requested data will continue until completion if the data supply is not complete. Finally, as shown in block 43, the state of the L2 cache in the intervening processing apparatus is thus updated, and the process ends at block 99.
상술한 바와 같이, 본 발명은 데이타 처리 시스템 내의 처리 장치로부터 지능형 I/O 장치로 캐쉬 메모리 데이타를 추론적으로 공급하기 위한 방법을 제공한다. 상세하게는, 본 발명은 요청된 데이타가, 결합 코히어런시 응답이 되돌아오기 전에, 개입 처리 장치의 L2 캐쉬로부터 판독되는 신규한 개입 방식의 구현을 제공한다.As described above, the present invention provides a method for speculatively supplying cache memory data from a processing device in a data processing system to an intelligent I / O device. Specifically, the present invention provides an implementation of a novel intervention scheme in which the requested data is read from the L2 cache of the intervention processing device before the combined coherency response is returned.
본 발명은, 시스템 버스 상의 판독/RWITM 요청과 결합 응답의 샘플링간의 지연은 몇 개의 시스템 클럭 버스 싸이클일 수 있기 때문에, 종래 기술에 비해 명백한 성능상의 잇점을 제공한다. 따라서, 요청된 데이타가 결합된 코히어런시 응답이 수신되기 전에 개입 처리 장치의 L2 캐쉬로부터 판독되도록 허용함으로써, 개입 레이턴시(latency)가 상당히 감소되고, 전체 시스템 성능이 상당히 개선된다.The present invention provides a clear performance advantage over the prior art because the delay between the sampling of the read / RWITM request and the combined response on the system bus can be several system clock bus cycles. Thus, by allowing the requested data to be read from the L2 cache of the intervention processing device before the combined coherency response is received, the intervention latency is significantly reduced and the overall system performance is significantly improved.
본 발명이 양호한 실시예를 참조하여 상세히 기술되었지만, 형식과 세부 사항에 있어서 다양한 변화가 본 발명의 진정한 정신과 영역으로부터 벗어나지 않고 당업자에 의해 만들어질 수 있음을 이해할 수 있을 것이다.Although the invention has been described in detail with reference to the preferred embodiments, it will be understood that various changes in form and detail may be made by one skilled in the art without departing from the true spirit and scope of the invention.
따라서, 앞서 언급한 사실들로부터, 캐쉬 메모리 데이타를 공유하기 위한 개선된 방법과 시스템을 제공하며, 데이타 처리 시스템 내의 처리 장치와 I/O 장치들 간에 캐쉬 메모리 데이타를 공유하기 위한 개선된 방법과 시스템을 제공된다.Thus, from the foregoing facts, there is provided an improved method and system for sharing cache memory data, and an improved method and system for sharing cache memory data between processing devices and I / O devices in a data processing system. Is provided.
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