KR19980072813A - Method of manufacturing a semiconductor wafer - Google Patents
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Abstract
본 발명은 반도체 웨이퍼의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor wafer.
본 발명은, 반도체 웨이퍼의 제조방법에 있어서, (1) 다수의 단결정성장기 내부에서 다수의 실리콘 봉을 형성하는 단계, (2) 상기 (1)의 실리콘 봉을 소정의 두께로 슬라이싱하여 다수의 웨이퍼를 형성하는 단계, (3) 상기 슬라이싱된 웨이퍼의 이력이 기록된 표시수단을 형성하는 단계, (4) 상기 (3)의 단계에서 동일한 이력이 기록된 표시수단들이 형성된 부분을 동시에 배치-그라인딩하는 단계, (5) 상기 (4)의 그라인딩된 웨이퍼들을 동시에 배치-랩핑하는 단계, (6) 상기 (5)의 랩핑된 웨이퍼들을 동시에 배치-폴리싱하는 단계, (7) 상기 (6)의 랩핑된 웨이퍼 상에 상기 (3)의 표시수단을 참고로하여 상기 웨이퍼들의 이력을 각 웨이퍼 표면에 마킹하는 마킹수단을 형성하는 단계, 및 (8) 상기 (7)의 마킹된 웨이퍼들을 세정하는 단계를 구비하여 이루어진다.In the method of manufacturing a semiconductor wafer, (1) forming a plurality of silicon rods in a plurality of single crystal growth groups, (2) slicing the silicon rods of (1) to a predetermined thickness and a plurality of wafers Forming (3) forming display means on which the history of the sliced wafer is recorded; and (4) simultaneously placing and grinding portions of the display means on which the same history is recorded in the step (3). (5) simultaneously batch-wrapping the ground wafers of (4), (6) simultaneously batch-polishing the wrapped wafers of (5), (7) the wrapped wafers of (6) Forming marking means for marking the history of the wafers on each wafer surface with reference to the display means of (3) on the wafer; and (8) cleaning the marked wafers of (7). It is done by
따라서, 반도체장치 제조공정 후에도 각 웨이퍼의 이력을 추적하여 반도체장치 제조공정에서의 불량요인을 원인적으로 제거할 수 있는 효과가 있다.Therefore, even after the semiconductor device fabrication process, the history of each wafer can be traced to remove the cause of defects in the semiconductor device fabrication process.
Description
본 발명은 반도체 웨이퍼의 제조방법에 관한 것으로서, 보다 상세하게는 반도체장치 제조공정 후에도 실리콘 봉에서의 웨이퍼의 위치 등의 웨이퍼의 이력을 추적할 수 있도록 하는 반도체 웨이퍼의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of manufacturing a semiconductor wafer, and more particularly, to a method of manufacturing a semiconductor wafer which enables tracking of the wafer history such as the position of the wafer in the silicon rod even after the semiconductor device manufacturing process.
통상, 반도체장치는 웨이퍼 상에 구성되며, 이때 사용되는 웨이퍼들은 쵸크랄스키(Czochralski) 결정성장법 또는 플로트존(Float Zone) 결정성장법에 의해서 형성된 단결정 실리콘 봉을 얇게 슬라이싱(Slicing)하고, 계속해서 그라인딩(Grinding) 및 랩핑(Lapping) 등의 후속공정들을 거쳐 제조된다.In general, a semiconductor device is constructed on a wafer, wherein the wafers used are thinly sliced single crystal silicon rods formed by the Czochralski crystal growth method or the Float Zone crystal growth method. It is then manufactured through subsequent processes such as grinding and lapping.
우선, 상기 쵸크랄스키 결정성장법에서는, 먼저 약 1415 ℃ 정도의 단결정성장기 내부에서 다결정 실리콘을 용융시킨 후, 상기 단결정성장기를 회전시키며 실리콘 씨결정(Crystal seed)이 부착된 아암을 단결정성장기 내부로 천천히 하강시켜 실리콘 씨결정이 용융실리콘의 표면에 닿게 한다. 상기 용융실리콘과의 접촉에 의하여 상기 씨결정의 하단부가 용융되기 시작하면 상기 아암을 상방으로 천천히 이동시킨다. 상기 아암이 상방으로 이동됨에 따라 상기 씨결정과 그에 접촉하는 용융실리콘의 일부가 인상되게 되고, 이 과정에서 상기 씨결정의 접촉면 부근에서 용융실리콘의 냉각에 따른 결정화에 의하여 상기 씨결정이 점차 성장되고, 그 결과 씨결정과 동일한 결정구조를 가지는 단결정의 실리콘 봉이 형성된다. 이렇게 하여 형성된 상기 실리콘 봉의 일단은, 시드(Seed)부위라 칭하고 그 타단은 테일(Tail)부위라 칭한다.First, in the Czochralski crystal growth method, first, polycrystalline silicon is melted in a single crystal growth apparatus at about 1415 ° C., then the single crystal growth apparatus is rotated, and an arm with silicon seed crystals is transferred into the single crystal growth apparatus. Slowly descend to allow the silicon seed crystals to contact the surface of the molten silicon. When the lower end of the seed crystal starts to melt by contact with the molten silicon, the arm is slowly moved upward. As the arm moves upwards, the seed crystal and a part of the molten silicon in contact with the seed are pulled up, and in the process, the seed crystal is gradually grown by crystallization due to cooling of the molten silicon near the contact surface of the seed crystal. As a result, a single crystal silicon rod having the same crystal structure as the seed crystal is formed. One end of the silicon rod thus formed is called a seed part and the other end thereof is called a tail part.
상기 플로트 존 결정성장법에서는, 내부에 씨결정이 위치하며, 불활성 가스가 공급되는 단결정성장기 내부에 다결정 실리콘 봉을 투입한 후, 상기 단결정성장기 외부에 구성된 고주파(Radio Frequeny)코일을 일측방향으르 천천히 이동함에 따라 다결정 실리콘 봉이 용융된 후, 다시 응고되어 상기 씨결정과 동일한 단결정의 실리콘 봉을 형성시키는 방법이다.In the float zone crystal growth method, a seed crystal is positioned inside, a polycrystalline silicon rod is introduced into a single crystal growth device supplied with an inert gas, and then the radio frequency coil formed outside the single crystal growth device is slowly rotated in one direction. As the polycrystalline silicon rod is melted as it moves, it is solidified again to form a silicon rod of the same single crystal as the seed crystal.
도 1은 단결정성장법을 이용한 종래의 반도체 웨이퍼의 제조방법을 설명하기 위한 공정도이고, 도 2는 단결정성장법에 의해서 형성된 실리콘 봉의 시드부위에서 테일부위까지 산소농도의 분포를 나타내는 그래프이고, 도 3은 단결정성장법에 의해서 형성된 실리콘 봉의 시드부위에서 테일부위까지 COP 갯수의 분포를 나타내는 그래프이고, 도 4는 단결정성장법에 의해서 형성된 실리콘 봉을 슬라이싱하여 형성된 웨이퍼 상에 형성된 반도체장치의 수율을 나타내는 그래프이다.1 is a process chart for explaining a conventional method of manufacturing a semiconductor wafer using the single crystal growth method, Figure 2 is a graph showing the distribution of oxygen concentration from the seed region to the tail region of the silicon rod formed by the single crystal growth method, Figure 3 Is a graph showing the distribution of the number of COPs from the seed region to the tail region of the silicon rod formed by the single crystal growth method, and FIG. 4 is a graph showing the yield of a semiconductor device formed on a wafer formed by slicing the silicon rod formed by the single crystal growth method. to be.
도 1을 참조하면, 먼저 전술한 쵸크랄스키 결정성장법 또는 플로트존 결정성장법을 이용하여 다수의 단결정성장기에서 다수의 단결정 실리콘 봉을 형성한 후, 상기 실리콘 봉의 일정영역을 제거하여 후속공정에 의해서 웨이퍼의 플랫존부위가 형성될 수 있도록 한다. 상기 단결정 실리콘 봉 내부에는 성장과정에 단결정성장기내부의 온도차이 등의 여러가지 원인에 의해서 8면체형상의 빈공간을 이루는 D-디펙트가 형성될 수 있으며, 후속되는 폴리싱(Polishing) 공정을 진행하면서 상기 D-디펙트의 상부 일부가 절단 및 노출되어 상기 웨이퍼 표면에 홈으로 존재하는 COP(Crystal Originated Particles)가 형성될 수 있다. 그리고, 상기 단결정성장기내부에 녹은 다결정 실리콘 내부에 산소(O2)성분이 포함됨에 따라 웨이퍼 내부에는 OP(Oxygen Precipitates)가 발생할 수 있다.Referring to FIG. 1, first, a plurality of single crystal silicon rods are formed in a plurality of single crystal growth phases by using the Czochralski crystal growth method or the float zone crystal growth method described above, and then a predetermined region of the silicon rods is removed to a subsequent process. This allows the flat zone of the wafer to be formed. In the single crystal silicon rod, a D-defect forming an octahedral void space may be formed by various causes such as a temperature difference in the single crystal growth group during the growth process, and during the subsequent polishing process, The upper portion of the D-fect may be cut and exposed to form Crystal Originated Particles (COPs) that are grooved in the wafer surface. In addition, as the oxygen (O 2 ) component is included in the molten polycrystalline silicon inside the single crystal growth device, OP (Oxygen Precipitates) may occur in the wafer.
이어서, 상기 실리콘 봉을 약 1㎜ 정도의 간격으로 절단하여 다수의 웨이퍼를 형성하는 슬라이싱(Slicing) 공정을 진행한다. 상기 슬라이싱 공정을 진행할 때는, 슬라이싱되는 단결정 실리콘의 양이 최소가 되도록 한다.Subsequently, a slicing process of cutting the silicon rods at intervals of about 1 mm to form a plurality of wafers is performed. When the slicing process is performed, the amount of the single crystal silicon to be sliced is minimized.
계속해서, 상기 다수의 웨이퍼를 실리콘 봉에서의 위치순서대로 다수의 카세트(Cassette)에 나누어 담고, 상기 카세트의 표면에 상기 단결정성장공정이 진행된 단결정성장기의 고유번호, 상기 단결정성장기에서 형성된 실리콘 봉의 고유번호, 상기 실리콘 봉에서의 웨이퍼의 위치, 상기 웨이퍼의 저항성 등의 웨이퍼의 이력이 기록된 라벨(Label)을 부착하여 후속공정이 진행되는 위치로 이동한다.Subsequently, the plurality of wafers are divided into a plurality of cassettes in the order of their position in the silicon rods, and a unique number of a single crystal growth group in which the single crystal growth process is performed on the surface of the cassette, and a unique number of silicon rods formed in the single crystal growth group. The label, which records the history of the wafer such as the number, the position of the wafer in the silicon rod, and the resistance of the wafer, is attached to the position where the subsequent process proceeds.
다음으로, 상기 카세트에 담긴 웨이퍼를 꺼내어 단결정 실리콘 봉의 결정방향에 따라 슬라이싱된 웨이퍼의 가장자리부분을 연마하는 그라인딩(Grinding) 공정을 진행한 후, 다시 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 상기 그라인딩 공정을 진행하는 이유는 전술한 슬라이싱 공정에 의해서 웨이퍼의 표면이 거칠게 형성되기 때문이다.Next, the wafer contained in the cassette is taken out, followed by a grinding process of grinding the edges of the sliced wafer according to the crystallization direction of the single crystal silicon rod, and then divided into a cassette and moved to a position where the subsequent process proceeds. . The grinding process is performed because the surface of the wafer is roughened by the slicing process described above.
계속해서, 상기 카세트에 담긴 웨이퍼를 꺼내어 약 1㎜ 정도로 형성된 웨이퍼의 두께를 약 0.75㎜ 정도로 가공하는 랩핑(Lapping) 공정을 진행한 후, 다시 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다.Subsequently, after the lapping process of taking out the wafer contained in the cassette and processing the thickness of the formed wafer about 1 mm is about 0.75 mm, the wafer is divided into cassettes and moved to a position where the subsequent process proceeds.
이어서, 상기 카세트에 담긴 웨이퍼를 꺼낸 후, 상기 카세트에 부착된 라벨을 참고로하고 레이저(Laser)를 이용하여 상기 폴리싱된 웨이퍼의 플랫존(Flat zone)부위 상부에 단결정성장공정이 진행된 단결정성장기의 고유번호 및 상기 단결정성장기에서 형성된 단결정 실리콘 봉의 고유번호, 실리콘 봉에서의 웨이퍼의 위치 등의 웨이퍼의 이력을 특정부호로 표시하는 하드 마킹(Hard Marking) 공정을 진행한 후, 다시 상기 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 상기 마킹 깊이는 약 40㎛ 정도로 형성된다.Subsequently, after the wafer contained in the cassette is taken out, the label attached to the cassette is referred to, and a single crystal growth process in which a single crystal growth process is performed on the flat zone of the polished wafer using a laser is performed. After the hard marking process for displaying the history of the wafer such as the unique number, the unique number of the single crystal silicon rod formed in the single crystal growth machine, the position of the wafer in the silicon rod, etc. with a specific code, the film is divided into the cassette again. Move to the position where the subsequent process proceeds. The marking depth is formed to about 40㎛.
다음으로, 웨이퍼의 표면을 정교하게 가공하는 폴리싱(Polishing) 공정을 진행한다.Next, a polishing process of finely processing the surface of the wafer is performed.
마지막으로, 마킹공정이 진행된 웨이퍼의 표면에 흡착된 불순물을 케미컬(Chemical)을 사용하여 제거하는 세정 공정이 진행됨으로서 웨이퍼 제작공정이 완료된다.Finally, the wafer fabrication process is completed by performing a cleaning process of removing impurities adsorbed on the surface of the wafer on which the marking process is performed using chemical.
그러나, 단결정 실리콘 봉 성장공정 진행 후에 형성된 실리콘 봉 내부에는 도2 및 도3에 도시된 바와 같이 실리콘 봉의 위치별로 서로 상이하게 산소성분 및 COP 즉, 디펙트(Defect)가 존재함에 따라 전술한 웨이퍼 제조공정에 의해서 형성된 웨이퍼 상에 제작되는 반도체장치는 도4에 도시된 바와 같이 실리콘 봉의 위치별로 서로 상이한 수율(Yield)을 나타내고 있음을 알 수 있다.However, in the silicon rod formed after the process of growing the single crystal silicon rod, as described in FIGS. 2 and 3, the oxygen component and the COP, that is, the defect are different from each other according to the position of the silicon rod, and thus, the wafer is manufactured. It can be seen that the semiconductor device fabricated on the wafer formed by the process shows different yields for each position of the silicon rods as shown in FIG. 4.
따라서, 전술한 마킹공정에 의해서 웨이퍼의 플랫존부위에 형성된 마킹을 참고로하여 반도체장치 제조공정이 진행된 웨이퍼가 형성된 단결정성장기, 상기 단결정성장기에서 형성된 실리콘 봉, 상기 실리콘 봉에서의 웨이퍼의 위치 등의 웨이퍼의 이력을 파악하는 분석공정을 진행하고 있다.Therefore, the single crystal growth machine in which the wafer in which the semiconductor device manufacturing process has been performed has been processed with reference to the marking formed on the flat zone of the wafer by the above-described marking process, the silicon rod formed in the single crystal growth machine, the position of the wafer in the silicon rod, and the like. An analysis process is underway to determine the history of wafers.
그러나, 슬라이싱 공정, 그라인딩 공정, 랩핑 공정이 연속적으로 진행되는 과정에 여러가지 원인에 의해서 상이한 단결정성장기 및 상이한 실리콘 봉에서 형성된 웨이퍼가 서로 섞이고, 공정진행 과정에 몇장의 웨이퍼가 손상되면, 손상된 웨이퍼는 폐기처리되고, 폐기된 웨이퍼가 위치할 카세트 내부에 다른 웨이퍼가 위치됨으로 인해서 상기 마킹공정에 의해서 웨이퍼 상에 올바른 웨이퍼의 이력이 마킹되지 못하여 웨이퍼가 성장한 단결정성장기, 상기 단결정성장기에서 성장한 실리콘 봉, 상기 실리콘 봉에서의 웨이퍼의 위치를 용이하게 추적하여 수율이 낮은 원인을 제거할 수 없는 문제점이 있었다.However, if the wafers formed in different single crystal growth groups and different silicon rods are mixed with each other due to various causes during the slicing, grinding and lapping processes, and several wafers are damaged during the process, the damaged wafers are discarded. A single crystal growth machine, a silicon rod grown in the single crystal growth machine, and a silicon rod grown in the single crystal growth machine because other wafers are placed inside a cassette in which the processed and discarded wafer is to be placed, and thus the correct wafer history is not marked on the wafer by the marking process. There was a problem that it is not possible to easily trace the position of the wafer in the rod to eliminate the cause of the low yield.
또한, 레이저를 이용하여 웨이퍼의 플랫존부위 상부에 단결정 성장공정이 진행된 단결정성장기의 고유번호, 단결정성장기에서 형성된 단결정 실리콘 봉의 고유번호 등을 약 40㎛ 정도의 깊이로 표시하는 마킹공정을 수행함으로 인해서 상기 웨이퍼의 플랫존부위 상부에 형성되는 반도체장치는 폐기처리하여야 하고, 40㎛ 정도의 깊이로 마킹공정을 수행함으로 인해서 웨이퍼에 충격이 가해져 후속되는 반도체장치 제조공정에 의해서 형성되는 반도체장치의 불량원인으로 작용하는 문제점이 있었다.In addition, by using the laser marking process to mark the unique number of the single crystal growth group, the unique number of the single crystal silicon rod formed in the single crystal growth group, and the like on the flat zone of the wafer at a depth of about 40 μm. The semiconductor device formed on the flat zone of the wafer must be disposed of, and the wafer is impacted by the marking process with a depth of about 40 μm, which causes the defect of the semiconductor device formed by the subsequent semiconductor device manufacturing process. There was a problem acting.
본 발명의 목적은, 단결정성장에 의해서 형성된 실리콘 봉을 슬라이싱하여 제작된 웨이퍼 상에 반도체장치를 제작한 후, 웨이퍼가 형성된 단결정성장기 및 상기 단결정성장기로에서 형성된 실리콘 봉, 상기 실리콘 봉에서의 웨이퍼의 위치 등의 웨이퍼의 이력을 용이하게 추적할 수 있는 반도체 웨이퍼의 제조방법을 제공하는 데 있다.An object of the present invention is to fabricate a semiconductor device on a wafer fabricated by slicing silicon rods formed by single crystal growth, and then to form a single crystal growth group in which a wafer is formed and a silicon rod formed from the single crystal growth group, and a wafer in the silicon rods. It is to provide a method of manufacturing a semiconductor wafer that can easily track the history of the wafer, such as the position.
본 발명의 다른 목적은, 마킹공정이 진행된 웨이퍼의 표면에 형성된 반도체장치를 폐기처리하여야하는 문제점을 해결할 수 있는 반도체 웨이퍼의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor wafer which can solve the problem of disposing of the semiconductor device formed on the surface of the wafer on which the marking process is performed.
본 발명의 또다른 목적은, 마킹공정의 진행에 의해서 웨이퍼가 충격을 받는 것을 방지하는 반도체 웨이퍼의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor wafer which prevents the wafer from being impacted by the progress of the marking process.
도 1은 종래의 반도체 웨이퍼의 제조방법을 설명하기 위한 공정도이다.1 is a process chart for explaining a conventional method for manufacturing a semiconductor wafer.
도 2는 단결정성장법에 의해서 형성된 실리콘 봉의 시드부위에서 테일부위까지 산소농도의 분포를 나타내는 그래프이다.Figure 2 is a graph showing the distribution of oxygen concentration from the seed region to the tail region of the silicon rod formed by the single crystal growth method.
도 3은 단결정성장법에 의해서 형성된 실리콘 봉의 시드부위에서 테일부위까지 COP 갯수의 분포를 나타내는 그래프이다.Figure 3 is a graph showing the distribution of the number of COP from the seed region to the tail region of the silicon rod formed by the single crystal growth method.
도 4는 단결정성장법에 의해서 형성된 실리콘 봉을 슬라이싱하여 형성된 웨이퍼 상에 형성된 반도체장치의 수율을 나타내는 그래프이다.4 is a graph showing the yield of a semiconductor device formed on a wafer formed by slicing a silicon rod formed by the single crystal growth method.
도 5는 본 발명에 따른 반도체 웨이퍼의 제조방법의 일 실시예를 설명하기 위한 공정도이다.5 is a flowchart illustrating an embodiment of a method of manufacturing a semiconductor wafer according to the present invention.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 웨이퍼의 제조방법은, 반도체 웨이퍼의 제조방법에 있어서, (1) 다수의 단결정성장기 내부에서 다수의 실리콘 봉을 형성하는 단계, (2) 상기 (1)의 실리콘 봉을 소정의 두께로 슬라이싱하여 다수의 웨이퍼를 형성하는 단계, (3) 상기 슬라이싱된 웨이퍼의 이력이 기록된 표시수단을 형성하는 단계, (4) 상기 (3)의 단계에서 동일한 이력이 기록된 표시수단들이 형성된 부분을 동시에 배치-그라인딩하는 단계, (5) 상기 (4)의 그라인딩된 웨이퍼들을 동시에 배치-랩핑하는 단계, (6) 상기 (5)의 랩핑된 웨이퍼들을 동시에 배치-폴리싱하는 단계, (7) 상기 (6)의 랩핑된 웨이퍼 상에 상기 (3)의 표시수단을 참고로하여 상기 웨이퍼들의 이력을 각 웨이퍼 표면에 마킹하는 마킹수단을 형성하는 단계, 및 (8) 상기 (7)의 마킹된 웨이퍼들을 세정하는 단계를 구비하여 이루어진다.In the method of manufacturing a semiconductor wafer according to the present invention for achieving the above object, in the method of manufacturing a semiconductor wafer, (1) forming a plurality of silicon rods in a plurality of single crystal growth apparatus, (2) said (1) Slicing a silicon rod to a predetermined thickness to form a plurality of wafers, (3) forming display means on which the history of the sliced wafers are recorded, and (4) the same history is Simultaneously batch-grinding the portion on which the written indicators are formed, (5) simultaneously batch-wrapping the ground wafers of (4), (6) simultaneously batch-polishing the wrapped wafers of (5) (7) forming marking means for marking the history of the wafers on each wafer surface with reference to the display means of (3) on the wrapped wafer of (6), and (8) the (7) marking And cleaning the wafers.
상기 (3)의 표시수단은 상기 다수의 실리콘 봉을 슬라이싱하여 형성된 다수의 웨이퍼를 후속공정 위치로 이동시키는 카세트의 표면에 형성할 수 있다.The display means of (3) can be formed on the surface of the cassette for moving the plurality of wafers formed by slicing the plurality of silicon rods to a subsequent process position.
그리고, 상기 마킹수단은 레이저를 이용하여 상기 웨이퍼의 가장자리부분에 1.5㎛ 내지 3.5㎛ 정도의 깊이로 이루어질 수 있다.The marking means may have a depth of about 1.5 μm to 3.5 μm on the edge of the wafer using a laser.
또한, 상기 (7)의 단계가 상기 (6)의 단계가 진행되기 직전에 수행될 수도 있다.In addition, the step (7) may be performed immediately before the step (6) proceeds.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도5는 단결정성장법을 이용한 본 발명에 따른 반도체 웨이퍼의 제조방법의 일 실시예를 설명하기 위한 공정도이다.5 is a process chart for explaining an embodiment of a method of manufacturing a semiconductor wafer according to the present invention using the single crystal growth method.
도5를 참조하면, 먼저 쵸크랄스키 결정성장법 또는 플로트 존 결정성장법을 이용하여 단결정 실리콘 봉을 형성한 후, 상기 실리콘 봉의 일정영역을 제거하여 후속공정에 의해서 웨이퍼의 플랫존부위가 형성될 수 있도록 한다.Referring to FIG. 5, first, a single crystal silicon rod is formed by using Czochralski crystal growth method or float zone crystal growth method, and then, a predetermined region of the silicon rod is removed to form a flat zone portion of the wafer by a subsequent process. To help.
이어서, 상기 실리콘 봉을 약 1㎜ 정도의 간격으로 절단하여 다수의 웨이퍼를 형성하는 슬라이싱 공정을 진행한다. 상기 슬라이싱 공정을 진행할 때는, 슬라이싱되는 단결정 실리콘의 양이 최소가 되도록 한다.Subsequently, the slicing process is performed to cut the silicon rods at intervals of about 1 mm to form a plurality of wafers. When the slicing process is performed, the amount of the single crystal silicon to be sliced is minimized.
계속해서, 상기 슬라이싱 공정에 의해서 형성된 다수의 웨이퍼를 실리콘 봉에서의 위치순서대로 다수의 카세트에 나누어 담은 후, 상기 카세트 표면에 상기 카세트의 고유번호, 상기 단결정성장 공정이 진행된 단결정성장기의 고유번호, 상기 단결정성장기에서 형성된 실리콘 봉의 고유번호, 상기 실리콘 봉에서의 웨이퍼의 위치, 상기 웨이퍼의 저항성 등의 웨이퍼의 이력이 기록된 라벨을 부착하고, 후속공정이 진행되는 위치로 이동한다. 이때, 전술한 슬라이싱 공정에 의해서 파괴되는 웨이퍼가 발생하면, 상기 파괴된 웨이퍼가 위치하는 카세트 내부의 위치는 빈공간으로 유지한다.Subsequently, after dividing the plurality of wafers formed by the slicing process into the plurality of cassettes in the order of position in the silicon rod, the unique number of the cassette on the surface of the cassette, the unique number of the single crystal growth group in which the single crystal growth process is performed, A label in which the history of the wafer, such as the unique number of the silicon rod formed in the single crystal growth machine, the position of the wafer in the silicon rod, the resistance of the wafer, and the like is attached, is attached, and moved to a position where a subsequent process proceeds. At this time, when the wafer is broken by the slicing process described above, the position inside the cassette in which the broken wafer is located is kept empty.
다음으로, 카세트 내부에서 웨이퍼를 커내어 동일한 실리콘 봉을 슬라이싱하여 형성된 웨이퍼별로 웨이퍼의 가장자리부분을 결정방향에 따라 연마하는 배치-그라인딩(Batch grinding) 공정을 진행한 후, 다시 카세트 내부에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 상기 그라인딩 공정을 진행하는 이유는 전술한 슬라이싱 공정에 의해서 웨이퍼의 표면이 거칠게 형성되기 때문이며, 공정과정에 파괴되는 웨이퍼가 발생하면, 파괴된 웨이퍼가 위치할 카세트 내부의 위치는 빈공간으로 유지한다.Next, a batch grinding process is performed in which the edge of the wafer is polished according to the crystallization direction for each wafer formed by slicing the wafer inside the cassette and slicing the same silicon rod, and then dividing the wafer into the cassette for subsequent processing. Move to the position where the process proceeds. The grinding process is performed because the surface of the wafer is roughly formed by the slicing process described above. When the wafer is broken during the process, the inside of the cassette in which the broken wafer is to be placed is kept empty.
계속해서, 상기 카세트에 담긴 웨이퍼를 꺼내어 동일한 실리콘 봉을 슬라이싱하여 형성된 웨이퍼별로 약 1㎜ 정도로 형성된 웨이퍼의 두께를 약 0.75㎜ 정도로 가공하는 배치- 랩핑(Batch lapping) 공정을 진행한 후, 다시 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 상기 배치- 랩핑 공정과정에 파괴되는 웨이퍼가 발생하면, 파괴된 웨이퍼가 위치할 카세트 내부의 위치는 빈공간으로 유지한다.Subsequently, a batch lapping process is performed in which the wafers contained in the cassette are taken out, and the same silicon rods are sliced to process the thickness of the formed wafer about 0.7 mm by about 1 mm for each formed wafer. Move to the location where the subsequent process proceeds. If a broken wafer occurs during the batch-lapping process, the position inside the cassette where the broken wafer will be placed is left empty.
이어서, 상기 카세트에 담긴 웨이퍼를 꺼내어 동일한 실리콘 봉을 슬라이싱하여 형성된 웨이퍼별로 웨이퍼의 표면을 더욱 정교하게 가공하는 배치- 폴리싱 공정을 진행한 후, 다시 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 이때, 단결정 성장공정 과정에 형성될 수 있는 D-디펙트의 상부는 절단 및 노출되어 COP를 형성하게 되며, 상기 배치 폴리싱 공정과정에 파괴되는 웨이퍼가 발생하면, 파괴된 웨이퍼가 위치할 카세트 내부의 위치는 빈공간으로 유지한다.Subsequently, the wafers contained in the cassette are taken out, and the same silicon rods are sliced to perform a batch-polishing process for more precisely processing the surface of the wafer for each formed wafer, and then divided into cassettes and moved to a position where the subsequent process proceeds. . At this time, the upper part of the D-defect that can be formed during the single crystal growth process is cut and exposed to form COP. When a wafer is broken during the batch polishing process, the inside of the cassette in which the broken wafer is to be located is located. Keep the location empty.
다음으로, 상기 카세트에 담긴 웨이퍼를 꺼내어 레이저(Laser)를 이용하여 상기 폴리싱된 웨이퍼의 가장자리부위 즉, 후속공정에서 더미패턴(Dummy pattern)이 형성되는 부위에 웨이퍼를 운송하는 카세트의 고유번호, 단결정성장공정이 진행된 단결정성장기의 고유번호, 단결정성장기에서 형성된 단결정 실리콘 봉의 고유번호, 단결정 실리콘 봉에서의 웨이퍼의 위치 등의 웨이퍼의 이력을 작업자가 인식할 수 있는 특정 부호로 표시하는 소프트 마킹(Soft Marking) 공정을 진행한 후, 다시 카세트에 나누어 담아 후속공정이 진행되는 위치로 이동한다. 상기 마킹 깊이는 1.5㎛ 내지 3.5㎛ 정도로 형성되며, 상기 소프트 마킹공정을 배치-폴리싱 공정 이후에 진행하는 이후는 마킹 깊이가 종래의 40㎛와 비교하여 낮아짐에 따라 상기 배치-폴리싱 공정에 의해서 마킹된 부호가 마모되기 때문이나, 제작자의 의도에 따라서 상기 배치-폴리싱 공정 이전에 진행할 수도 있다.Next, a unique number and a single crystal of the cassette for transporting the wafer to the edge of the polished wafer, that is, the dummy pattern is formed in a subsequent process, by taking out the wafer contained in the cassette and using a laser. Soft Marking that displays the history of the wafer, such as the unique number of the single crystal growth machine, the unique number of the single crystal silicon rod formed in the single crystal growth machine, and the position of the wafer in the single crystal silicon rod, using a specific code that can be recognized by the operator. After proceeding with the process, it is divided into cassettes and moved to the position where the subsequent process proceeds. The marking depth is formed in the range of about 1.5 μm to 3.5 μm, and after the soft marking process is performed after the batch-polishing process, the marking depth is lowered as compared with the conventional 40 μm. Although the sign is worn out, it may proceed before the batch-polishing process, depending on the intention of the manufacturer.
마지막으로, 상기 카세트에 담긴 웨이퍼를 꺼내어 마킹공정이 진행된 웨이퍼의 표면에 흡착된 이물질을 케미컬을 사용하여 제거하는 세정 공정이 진행됨으로서 웨이퍼 제작공정이 완료된다.Finally, the wafer fabrication process is completed by taking out the wafer contained in the cassette and removing the foreign matter adsorbed on the surface of the wafer on which the marking process is performed using chemical.
그리고, 후속되는 반도체장치 제조공정에 의해서 웨이퍼 상에 형성된 반도체장치의 동작불능 등의 이상이 발생하면, 웨이퍼 상에 마킹된 웨이퍼의 이력을 참고로 하여 실리콘 봉에서의 웨이퍼의 위치 등을 추적하여 불량원인을 제거한다.If an abnormality such as an inoperability of the semiconductor device formed on the wafer occurs by a subsequent semiconductor device manufacturing process, the position of the wafer in the silicon rod is traced by referring to the history of the wafer marked on the wafer. Eliminate the cause.
따라서, 본 발명에 의하면 다수의 실리콘 봉을 슬라이싱하여 형성된 다수의 웨이퍼를 실리콘 봉별로 배치처리하는 후속공정을 진행함으로 인해서 소프트 마킹공정 이전까지 상이한 단결정성장기 및 상이한 실리콘 봉에서 형성된 웨이퍼간에 서로 섞이는 것을 방지하여 마킹공정에 의해서 마킹된 부호를 참고로하여 단결정성장공정이 진행된 단결정성장기의 고유번호, 단결정성장기에서 형성된 단결정 실리콘 봉의 고유번호, 단결정 실리콘 봉에서의 웨이퍼의 위치를 반도체장치 제조공정 후에 추적하여 수율이 낮은 원인을 제거할 수 있는 효과가 있다.Therefore, according to the present invention, a subsequent process of batch processing a plurality of wafers formed by slicing a plurality of silicon rods by silicon rods prevents mixing between different single crystal growth groups and wafers formed from different silicon rods until the soft marking process. By referring to the marking marked by the marking process, the unique number of the single crystal growth group, the unique number of the single crystal silicon rod formed in the single crystal growth group, and the position of the wafer in the single crystal silicon rod are tracked after the semiconductor device manufacturing process. There is an effect that can eliminate this low cause.
그리고, 웨이퍼 상에 실시되는 마킹공정의 마킹깊이가 1.5 ㎛ 내지 3.5 ㎛ 정도로 종래의 약 40 ㎛ 와 비교하여 낮게 형성됨으로 마킹공정에 의해서 웨이퍼가 충격받아 후속공정에 의해서 웨이퍼 상에 형성되는 반도체장치의 불량원인으로 작용하는 것을 방지할 수 있는 효과가 있다.Since the marking depth of the marking process performed on the wafer is 1.5 μm to 3.5 μm, the marking depth is lower than that of the conventional about 40 μm, so that the wafer is impacted by the marking process and formed on the wafer by the subsequent process. There is an effect that can be prevented to act as a cause of failure.
또한, 웨이퍼 상에 형성되는 마킹공정이 웨이퍼 상의 가장자리부위 즉, 후속공정에 의해서 더미패턴이 형성되는 부위에 진행됨으로 인해서 마킹공정이 진행된 웨이퍼 상의 영역에 형성되는 반도체장치는 폐기처리 하여야 하는 종래의 문제점을 해결하여 수율을 향상시킬 수 있는 효과가 있다.In addition, since the marking process formed on the wafer proceeds to the edge portion of the wafer, that is, the portion where the dummy pattern is formed by the subsequent process, the semiconductor device formed in the region on the wafer where the marking process is performed has to be disposed of. There is an effect that can improve the yield by solving.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.Although the present invention has been described in detail only with respect to the described embodiments, it will be apparent to those skilled in the art that various modifications and variations are possible within the technical scope of the present invention, and such modifications and modifications are within the scope of the appended claims.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007777A KR100244920B1 (en) | 1997-03-07 | 1997-03-07 | Method for manufacturing semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970007777A KR100244920B1 (en) | 1997-03-07 | 1997-03-07 | Method for manufacturing semiconductor wafer |
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| KR19980072813A true KR19980072813A (en) | 1998-11-05 |
| KR100244920B1 KR100244920B1 (en) | 2000-02-15 |
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ID=19499122
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101249857B1 (en) * | 2011-08-09 | 2013-04-05 | 주식회사 엘지실트론 | A method of silicon wafer |
| KR101464567B1 (en) * | 2013-09-26 | 2014-11-24 | 주식회사 엘지실트론 | A method for obtaining an information of thermal history in cooling ingot |
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1997
- 1997-03-07 KR KR1019970007777A patent/KR100244920B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101249857B1 (en) * | 2011-08-09 | 2013-04-05 | 주식회사 엘지실트론 | A method of silicon wafer |
| KR101464567B1 (en) * | 2013-09-26 | 2014-11-24 | 주식회사 엘지실트론 | A method for obtaining an information of thermal history in cooling ingot |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100244920B1 (en) | 2000-02-15 |
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