KR19980069048A

KR19980069048A - Electrostatic Protection Semiconductor Devices

Info

Publication number: KR19980069048A
Application number: KR1019970005908A
Authority: KR
Inventors: 박성호
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-02-26
Filing date: 1997-02-26
Publication date: 1998-10-26

Abstract

본 발명은 정전기 펄스를 통해 발생되는 이상 전류를 방전시키기 위한 정전기 보호용 반도체 장치에 관한 것으로, 종래의 PN접합과는 달리 PIN접합을 가지는 에피층을 가진다. 따라서, 장치내의 커패시턴스 및 저항을 감소시켜 RC지연에 기인한 쇼트 펄스의 정전기가 발생하였을 경우에도 효과적으로 이상 전류를 방전시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for electrostatic protection for discharging abnormal current generated through an electrostatic pulse, and has an epi layer having a PIN junction, unlike a conventional PN junction. Therefore, the capacitance and resistance in the device can be reduced to effectively discharge the abnormal current even when static electricity of the short pulse due to the RC delay is generated.

Description

Electrostatic Protection Semiconductor Devices

본 발명은 반도체 장치에 관한 것으로, 특히 정전기 보호용 반도체 장치들을 가지는 반도체 장치에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having semiconductor devices for electrostatic protection.

일반적으로, 반도체 장치내에는 정전기 보호용 반도체 장치 예컨대, P-N 다이오드들을 가진다. 이러한 P-N 다이오드들은 여러가지 반도체 장치의 공정들 중 전하들을 이용하는 식각공정에서 발생되는 전하 트랩을 기판내로 방전시키기 위해 적용된다. 또한, 입출력 패드들로 부터 제공되는 전압에 따라 발생되는 정전기를 전원라인들로 방전시키기 위해 적용된다.In general, semiconductor devices have electrostatic protection semiconductor devices such as P-N diodes. Such P-N diodes are applied to discharge a charge trap generated in an etching process using charges among various semiconductor device processes into a substrate. In addition, it is applied to discharge the static electricity generated in accordance with the voltage provided from the input and output pads to the power lines.

도 1은 종래 기술에 따른 정전기 보호용 반도체 장치들을 포함하는 반도체 회로를 개략적으로 보인 도면이다. 도 1을 참조하면, 내부회로 101(103)는 입출력패드 105(107)과 접속된다. 입출력패드 105(107)들은 반도체 장치의 어셈블리 공정에서 핀(도시되지 않음)과 접속된다. 중앙제어부로 부터 특정 신호들이 핀과 입출력패드들로 수신된다. 수신된 신호들은 데이터라인들 104(102)를 경유하여 내부회로 101(103)로 제공된다. 내부회로들 101(103)은 공급전원라인 100(108)과 접지전원라인 106(110)과 접속되어 공급전원 VDD와 접지전원 VSS를 수신한다. 한편, 입출력패드들 105(107)로 부터 제공되는 전원에 의해 발생된 정전기는 다이오드들 즉, P-N 다이오드들 109(113) 그리고 111(115)에 의해 전원라인들 100(106) 또는 108(110)으로 방전된다. 각각의 전원라인들 사이에는 대칭되도록 구성된 2개의 다이오드들 125 그리고, 127이 접속된다. 이때의 다이오드 109(113)는 순방향 또는 역방향 모드에서 동작을 한다. 따라서, 다이오드 109(113)는 양방향 특성이 중요한 요소가 된다. 하지만, 전원라인 100(106)과 108(110) 사이에 접속된 다이오드 125(127)은 항상 순방향 모드에서만 동작하여 외부에서 인가된 정전기를 방전한다. 따라서, 이와 같이 전원라인들 간에 접속된 다이오드들 125(127)은 순방향 모드의 특성이 중요한 요소가 된다. 전술한 바와 같은 정전기 보호용 반도체 장치 즉, 다이오드들은 정전기가 인가시에 정전기에 의한 전류가 내부회로들 101(103)으로 유입되지 않도록 동작이 되어야 한다. 또한, 정전기가 인가되지 않은 경우에는 내부회로들 101(103)의 특성에 영향을 미치지 않아야 한다.1 is a schematic view of a semiconductor circuit including a semiconductor device for electrostatic protection according to the prior art. Referring to FIG. 1, an internal circuit 101 (103) is connected to an input / output pad 105 (107). The input / output pads 105 107 are connected to pins (not shown) in the assembly process of the semiconductor device. Specific signals are received from the central controller via pins and input / output pads. The received signals are provided to internal circuitry 101 (103) via data lines 104 (102). The internal circuits 101 (103) are connected to the supply power supply line 100 (108) and the ground power supply line 106 (110) to receive the supply power supply VDD and the ground power supply VSS. Meanwhile, the static electricity generated by the power supplied from the input / output pads 105 (107) is supplied to the power lines 100 (106) or 108 (110) by the diodes, that is, the PN diodes 109 (113) and 111 (115). Discharged. Two diodes 125 and 127, which are configured to be symmetrical between respective power lines, are connected. At this time, the diode 109 (113) operates in the forward or reverse mode. Therefore, the bidirectional characteristic of the diode 109 113 becomes an important factor. However, diode 125 127 connected between power line 100 106 and 108 110 always operates only in the forward mode to discharge static electricity applied from the outside. Therefore, the characteristics of the forward mode of the diodes 125 127 connected between the power lines are an important factor. As described above, the electrostatic protection semiconductor device, that is, the diodes, should be operated so that electric current does not flow into the internal circuits 101 (103) when static electricity is applied. In addition, when static electricity is not applied, the characteristics of the internal circuits 101 (103) should not be affected.

하지만, P-N 다이오드로 구성된 정전기 보호용 반도체 장치는 커패시턴스와 저항에 기인한 RC 타임 지연으로 인하여 쇼트펄스형 정전기가 인가되었을 경우에는 소망하는 바로 동작을 수행하지 못한다. 즉, 쇼트펄스형 정전기에 의해 발생된 전류는 종래 기술에 의한 P-N다이오드에 의해 방전되지 못한다. 쇼트 펄스형 정전기에 의해 발생된 전류는 내부회로들 101(103)으로 유입되어 그 회로내에 배열된 능동소자들을 파괴시키는 문제점이 있다. 또한, 다이오드들내의 정션 커패시턴스는 로딩 커패시턴스로 작용하여 동작타임을 지연시키는 문제점이 있다.However, an electrostatic protection semiconductor device composed of P-N diodes does not perform a desired operation immediately when a short pulse type static electricity is applied due to RC time delay due to capacitance and resistance. That is, the current generated by the short pulse type static electricity cannot be discharged by the P-N diode according to the prior art. The current generated by the short pulse type static electricity flows into the internal circuits 101 (103) to destroy active elements arranged in the circuit. In addition, the junction capacitance in the diodes acts as a loading capacitance, which delays operating time.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 쇼트펄스형 정전기에 의해 발생한 전류를 전원라인들로 효과적으로 방전시키기 위한 정전기 보호용 반도체 장치를 제공함에 있다.An object of the present invention for solving the above problems is to provide a semiconductor device for electrostatic protection for effectively discharging the current generated by the short pulse type static electricity to the power lines.

본 발명의 다른 목적은 동작타임을 증가시키기 위한 정전기 보호용 반도체 장치를 제공함에 있다.Another object of the present invention is to provide an electrostatic protection semiconductor device for increasing operation time.

도 1은 종래 기술에 따른 정전기 보호용 반도체 장치들을 포함하는 반도체 회로를 개략적으로 보인 도면.1 is a schematic view of a semiconductor circuit including a semiconductor device for electrostatic protection according to the prior art.

도 2는 본 발명의 일실시예에 따른 정전기 보호용 반도체 장치내의 도핑 프로파일을 설명하기 위해 제시된 그래프도.FIG. 2 is a graph presented to illustrate a doping profile in an electrostatic protection semiconductor device according to one embodiment of the invention. FIG.

도 3은 본 발명의 일실시예에 따른 정전기 보호용 반도체 장치를 수직으로 절단하여 보인 단면도.3 is a cross-sectional view of the electrostatic protection semiconductor device of the present invention in a vertical cut.

상기한 바와 같은 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 제 1도전형 반도체 기판상의 제 1도전형 매몰층과, 상기 매몰층 상에 위치되며, 상기 제 1도전형과 반대인 제 2도전형 확산영역과 제 1도전형 확산영역 사이에 진성 반도체 영역을 가지는 에피층과, 상기 제 1도전형 확산영역 상부에 위치된 제 1전극과 상기 제 2도전형 확산영역 상부에 위치된 제 2전극을 가지는 장치를 향한 것이다.According to the technical idea of the present invention for achieving the above objects, the first conductive buried layer on the first conductive semiconductor substrate, and the second disposed on the buried layer, opposite to the first conductive type An epitaxial layer having an intrinsic semiconductor region between the conductive diffusion region and the first conductive diffusion region, a first electrode disposed above the first conductive diffusion region, and a second located above the second conductive diffusion region. Towards a device with electrodes.

이하에서는 본 발명에 따른 정전기 보호용 반도체 메모리 장치가 도면과 함께 설명될 것이다.Hereinafter, an electrostatic protection semiconductor memory device according to the present invention will be described with reference to the drawings.

도 3은 본 발명의 일실시예에 따른 정전기 보호용 반도체 장치를 수직으로 절단하여 보인 단면도이다. 도 3에 보인 바와 같이, P형 단결정 반도체 기판 129상에 N형 매몰층 131이 위치한다. 잘 알려진 바와 같이, P형 단결정 반도체 기판 129내에 아세닉 도펀트를 이온주입시키고 열처리를 수행하여 N형 매몰층 131을 형성한다. N형 매몰층 131 상면에 에피층 133을 성장시킨다. 에치층 133은 진성(intrinsic) 반도체 영역이다. 에피층 133내에는 P형 확산영역 135와 N+싱크영역 137을 가진다. N+싱크영역 137은 N형 매몰층 131과 접촉되게 형성되어 전류경로가 형성된다. 즉, N매몰층 131 상에 통상의 방법으로 진성 에피층 133을 형성한다. 그리고, 소정의 마스크를 이용하여 N+싱크영역 137을 이온주입하여 형성한다. N+싱크영역 137이 형성된 후 잘알려진 바이씨모오스 공정의 P 모오스 트랜지스터 형성시 P형 소오스/드레인을 형성하는 과정고 동일한 방법으로 P+확산영역 135를 형성한다. 영역들 135 그리고, 137상에는 각각의 애노드전극 139와 캐소드전극 141이 패턴닝된다. 진성 에피층 133내에는 상술한 바와 같이 P+확산영역 135와 N+싱커영역 137이 형성된다. 즉, 종래의 P-N 다이오드 구조와는 다른 P와 N영역 사이에 진성반도체 영역이 삽입된 구조이다. 도 2는 에피층 133내에 형성된 각각의 영역들 135, 133, 그리고 137에 대한 도핑 프로파일을 보인 그래프이다. I는 진성(intrinsic)의 첫자를 나타내고 진성 에피층 133의 도핑 프로파일을 의미한다. 수평축은 거리를 나타내고 수직축은 도펀트들의 도핑밀도를 나타낸다. P형 도펀트들은 거리가 증가함에 따라 도핑 밀도가 감소되고, 진성 도펀트들은 거리의 증가에 따라 일정한 도핑 밀도를 유지하고, 그리고, N형 도펀트들은 거리의 증가에 따라 도핑 밀도가 증가됨을 알 수 있다. 에피층 133내에 P+영역 135와 N+영역 137 사이에 진성 반도체 영역이 형성되어 있어, PN 다이오드에 비해 커패시턴스가 작다. 따라서, 커패시턴스 로딩에 의한 동작속도의 감소를 해소할 수 있다. 또한, 진성 반도체 영역으로 인해 P와 N 도펀트들을 강하게 도핑할 수 있다. 따라서, 다이나믹 저항을 PN 다이오드보다 줄일 수 있다. 더우기, 본 발명의 구조에 따른 정전기 방지용 반도체 장치의 다이나믹 저항은 전류 크기에 반비례하므로 다이오드 면적을 크게하여 전류를 증가시켜 상기 저항값을 더욱 줄일 수 있다.3 is a cross-sectional view of the static electricity protection semiconductor device according to the embodiment of the present invention cut vertically. As shown in FIG. 3, an N-type buried layer 131 is positioned on a P-type single crystal semiconductor substrate 129. As is well known, an anionic dopant is ion implanted into a P-type single crystal semiconductor substrate 129 and heat treated to form an N-type buried layer 131. The epi layer 133 is grown on the N-type buried layer 131. The etch layer 133 is an intrinsic semiconductor region. The epitaxial layer 133 has a P-type diffusion region 135 and an N + sink region 137. The N + sink region 137 is formed in contact with the N type buried layer 131 to form a current path. That is, the intrinsic epitaxial layer 133 is formed on the N buried layer 131 by a conventional method. Then, the N + sink region 137 is implanted using a predetermined mask to form the ion. After the N + sink region 137 is formed, the P + diffusion region 135 is formed in the same manner as forming a P-type source / drain when forming a P-MOS transistor in a well-known bicymos process. On the regions 135 and 137, the anode electrode 139 and the cathode electrode 141 are patterned. As described above, the P + diffusion region 135 and the N + sinker region 137 are formed in the intrinsic epi layer 133. That is, the intrinsic semiconductor region is inserted between the P and N regions different from the conventional P-N diode structure. FIG. 2 is a graph showing the doping profile for each of the regions 135, 133, and 137 formed in the epi layer 133. I represents the intrinsic first and refers to the doping profile of the intrinsic epilayer 133. The horizontal axis represents distance and the vertical axis represents doping density of the dopants. It can be seen that the P-type dopants decrease the doping density with increasing distance, the intrinsic dopants maintain a constant doping density with increasing distance, and the N-type dopants have increased doping density with increasing distance. An intrinsic semiconductor region is formed in the epitaxial layer 133 between the P + region 135 and the N + region 137, and the capacitance is smaller than that of the PN diode. Therefore, it is possible to solve the reduction in the operation speed due to the capacitance loading. In addition, the intrinsic semiconductor region allows strong doping of P and N dopants. Therefore, the dynamic resistance can be reduced than that of the PN diode. Furthermore, since the dynamic resistance of the antistatic semiconductor device according to the structure of the present invention is inversely proportional to the magnitude of the current, the resistance can be further reduced by increasing the current by increasing the diode area.

상기한 바와 같은 본 발명에 따르면, 추가의 마스크없이 용이하게 정전기 방지용 반도체 장치를 제조할 수 있으며, 그 장치 내부의 커패시턴스를 감소시킬 수 있으며 쇼트 정전기 펄스가 인가된 경우 또는, 고속으로 동작하는 회로에서 효율적으로 이용될 수 있는 효과가 있다.According to the present invention as described above, an antistatic semiconductor device can be easily manufactured without an additional mask, the capacitance inside the device can be reduced, and when a short electrostatic pulse is applied or in a circuit operating at high speed. There is an effect that can be used efficiently.

본 발명은 본 발명을 수행하기 위하여 고려된 최적의 방법으로서 본 명세서에 설명된 특정한 실시예에 한정되지 않으며, 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.The invention is not limited to the specific embodiments described herein as the best way contemplated for carrying out the invention, but should be defined by the equivalents of the claims as well as the claims set out below. .

Claims

An antistatic semiconductor device;

A first conductive buried layer on the first conductive semiconductor substrate,

An epitaxial layer on the buried layer and having an intrinsic semiconductor region between the second conductive diffusion region and the first conductive diffusion region opposite to the first conductive type;

And a first electrode positioned above the first conductive diffusion region and a second electrode positioned above the second conductive diffusion region.

The method of claim 1; And the second conductive diffusion region is in electrical contact with the buried layer.